SU1153336A1 - Устройство дл сжати и передачи телеметрической информации - Google Patents

Abstract

1.. УСТРОЙСТВО ДЛЯ СЖАТИЯ И ПЕРЕДАЧИ ТЕЛЕМЕТРИЧЕСКОЙ ИНФОРМАЦИИ, содержащее первый коммутатор, первые входы которого  вл ютс  входами устройства, выход коммутатора подключен к входу первого блока кодировани , выход которого подключен к первому входу первого блока вьвделени  существенных отсчетов, синхронизатор , первый выход которого подключен к второму ВХОДУ первого коммутатора , второй выход синхронизатора подключен к второму входу первого блока вьщелени  существенных отсче тов , третий выход синхронизатора подключен к первому входу блока кодировани  адреса, блок буферной пам ти и первый элемент ИЛИ, отличающеес  тем, что, с целью повьшени  информативности устройства, в него введены блок аналоговой пам ти, второй коммутатор, второй блок кодировани  , второй блок вьщелени  су щественных отсчетов, элементы ИЛИ, блок оперативной пам ти и блок ре гистров, первые входы блока аналоговой пам ти  вл ютс  входами устройства , второй вход блока аналоговой пам ти объединен с первым входом второго блока вьщелени  существенных отсчетов и подключен к четвертому выходу синхронизатора, выходы блока аналоговой пам ти подключены к соответствующим первым входам второго коммутатора, второй вход которого объединен с третьим входом первого блока вьщелени  существенных отсчетов и подключен к первому выходу синхронизатора, выход второго коммутатора подключен к входу второго блока кодировани , выход которого подключен к второму входу второго блока выделени  существенных отсчетов , третий вход которого подключен «Л к второму вьгходу синхронизатора, первый выход блока вьщелени  существенных отсчетов подключен к первому входу первого элемента ИЛИ, выход которого подключен к первому входу блока буферной пам ти, выход которого подключен к первому входу блока регистров , выход блока регистров  вл сд етс  выходом устройства, первый выСАЭ СО ОО О) ход первого блока выделени  существенных отсчетов пoдкJroчeн к четвертому входу второго блока вьщелени  существенных отсчетов, п тый вход которого объединен с вторым входом первого элемента ИЛИ и подключен к второму входу первого блока вьщелени  существенных отсчетов, третий выход которого подключен к первому входу второго элемента ИЛИ, и шестому входу второго блока вьщелени  существенных отсчетов, второй выход которого подключен к второму входу второго элемента ИЛИ, выход второго элемента ИЛИ подключен к второму входу

Description

блока кодировани  адреса, третий вход которого подключен к третьему выходу второго блока выделени  существенных отсчетов, четвертый вход блока кодировани  адреса подключен к второму выходу синхронизатора, первый выход блока кодировани  адреса подключен к П1Ервому входу блока оперативной пам ти, второй выход блока кодировани  адреса подключен к первому входу третьего элемента ИЛИ и второму входу блока оперативной пам ти , выход которого подключен к вто- рому входу блока регистров и второму входу третьего элемента ИЛИ, выход третьего элемента ШШ подключен к второму входу блока буферной пам ти,

2, Устройство по п. 1, отличающеес  тем, что первый блок вьщелени  существенных отсчетов содержит элемент пам ти, регистры, счетчик, сумматоры и элемент И, выход первого регистра подключен к первому входу первого сумматора   первому входу элемента И, выход которого подключен к первому входу элемента пам ти, выход которого подключен через второй регистр к второму входу первого сумматора, выход которого подключен к первому входу второго сумматора, выход которого подключен к второму входу элемента И и первому входу счетчика, выход счетчика подключен к второму входу второго сумматора , вход первого регистра, второй вход элемента пам ти и второй вход счетчика  вл ютс  соотвгетствён- но первым, вторым и третьим входами первого блока вьщелени  существенных отсчетов, выход второго регистра, выход элемента И и выход второго

сумматора  вл ютс .соответственно первым, вторым и третьим выходами первого блока вьщелени  существенных отсчетов.

3, Устройство по п. 1, отличающеес  тем, что второй блок выделени  существенных отсчетов содержит регистр, сумматоры, триггеры , элементы И и элементы ИЛИ, выход регистра подключен к первым входам первого, второго и третьего элементов И, вторые входы первого и второго элементов И подключены соответственно к первому и второму выходам первого триггера, выходы первого и второго элементов И через первый элемент ИЛИ подключены к первому входу первого сумматора, второй вход которого подключен к выходу второго элемента ШШ, выход первого сумматор подключен к первому входу второго сумматора, выход которого подключен к первому входу второго триггера и первому входу счетчика, выход счетчика подключен к второму входу второго сумматора, выход второго триггера подключен к второму входу третьего элемента И, первые объединенные входы первого и второто триггеров , вход регистра, второй вход первого триггера, первый и второй входы второго элемента ИЛИ и второй вход счетчика  вл ютс  соответственно с первого по тестой входами второго блока выделени  существенных отсчетов , выход третьего элемента И, выход второго сумматора и выход второго триггера  вл ютс  соответственно , вторым и третьим выходами второго блока выделени  существенных отсчетов.

1

Изобретение относитс  к информационно-измерительной технике и может найти применение в устройствах предназначенных дл  сжати  и передачи телеметрической информации

Известно устройство дл  сжати  аналоговых сигналов, содержащее датчики , коммутатора, операционный усилитель , ключевой элемент, блок срав-гнени , справочный запоминающий блок, бйок хронировани  и управлени , коммутируемый цифроаналоговый преобразователь , буферный запоминающий блок, формирователь кода выборки Cl.

Недостатками известного устройст; ва  вл ютс  неизменна  величина апертуры , независима  от заполнени  БЗУ и величины входного сигнала, что мо3 жет привести к патере части информации , и низка  информативность устройства . Наиболее близким к предлагаемому по технической сущности  вл етс  уст ройство, дл  передачи телеметрической ин(Ьормации, содержащее коммутатор ка налов, входы которого  вл ютс  вхо дами устройства, выход подключен через блок кодировани  измерительной информации к входу многоканального блока пам ти и полных кодов сигналов и первому входу анализатора сигналов выход которого соединен с первым вхо дом блока пам ти кодов приращений, выход которого подключен к второму входу блока сравнени  кодов приращений , выход которого соединен с первом входом третьего элемента И и вхо дом элемента НЕ, выход элемента НЕ подклиочен к второму входу четвертого элемента И, первый вход которого сое дШ{вн с вторым входом третьего элемента И и вторым выходом синхронизатора ,пе1)вьй выход синхронизатора соединен с первым входом буферного запоминающего блока, выход которого  в л етс  выходом устройства, третий и четвертый выходы синхронизатора подк вочены соответственно к синхронизируюацш входам коммутатора каналов и многоканальных блоков пам ти полных кодов сигнала и кодов приращений, п  тьА ВЕЛХод синхронизатора соеди11ен с первьм входом блокакодировани  адре са каналов, второй вход которого сое динен с выходом второго элемента И, выход блока кодировани  адреса каналов подключен к четвертому входу буферного запоминак цего блока, к второму и третьему входам которого подключены соответственно выход блока кодировани  времени и выход первого элемента И, шестой выход синхронизатора соединен с входом блока кодировани  времени и вторым входом элемен та ИЛИ,, первый вход которого соединен с выходом элемента задержки, а выход подключен к установочному входу триггера, информационйьй вход которого соединен с выходом четвертого элемента И, вход элемента задержки соединен, с выходом третьего элемента И и вторыми входами первото и второго элементов И, к первому входу первого элемента И подключен второй вход анализатора сигналов и выход, блока пам ти полных кодов сигнала, 36 первый вход второго элемента И соединен с выходом триггера. Анализатор сигналов, блок пам ти полных кодов сигналов, блок сравнени  кодов приращений, многоканальный блок пам ти кодов приращений по существу представл ют собой узел вьщелени  существенных отсчетов С23. Недостатком описанного устройства  вл етс  отсутствие возможности контрол  поведени  сигнала между соседними существенными отсчетами, т.е. низка  информативность устройства. Цель изобретени  - повьтение ин- формативности устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее первьй коммутатора, первые выходы которого  вл ютс  входами устройства, выход коммутатора подключен к входу первого блока кодировани , выход которого подключен к первому входу первого блока вьщелени  сут ественных отсчетов, синхронизатор, первый вы- ход которого подключен к второму входу первого коммутатора, второй выход синхронизатора подключен к второму входу первого блока выделени  существенных отсчетов, третий вь1ход синхронизатора подключен к первому входу блока кодировани  адреса, блок буферной пам ти и первый элемент ИЛИ, введены блок аналоговой пам ти, второй коммутатор, второй блок кодиро- вани , второй блок вьщелени  существенных отсчетов, элементы -ИЛИ, блок оперативной пам ти и блок регистров, первые входы блока аналоговой пам ти  вл ютс  входами устройства, второй вход блока аналоговой пам ти объединен с первым входом второго блока выделени  существенных отсчетов и подключен к четвертому выходу синхронизатора , выходы блока аналоговой пам ти подключены к соответствующим первьЕМ входам второго коммутатора, второй вход которого объединен с третьим входом первого блока выделени  существенных отсчетов и подключен к первому выходу синхронизатора, выход второго коммутатора подключен к входу второго блока кодировани , выход которого подключен к второму входу второго блока выделени  существенных отсчетов, третий вход которого подключен к второму выходу синхронизатора, первый выход блока вьщелени  существенных отсчетов подключей к первому входу первого элемента ИЛИ, выход которого подключен к первому входу блока буферной пам ти , выход которого подключен к первому входу блока регистров, выход блоКЗ регистров  вл етс  выходом устройства , первый выход первого блока вьщелени  сзш|ест8енных отсчетов подключен к четвертому входу второго блока вьщелени  существенных отсчетов , п тый вход которого объединен с вторым входом первого элемента ИЛИ и подключен к второму входу первого блока выделени  существенных отсчетов , третий выход которого подключен к первому входу второго элемента ШШ и шестому входу второго блока вьщелени  существенных отсчетов, второй выход которого подключен к второму входу второго элемента ИЛИ, выход второго элемента ИЛИ подключен к второму входу блока кодировани  адреса, третий вход которого подключен к третьему выходу второго блока вьзделени  существенных отсчетов, четверть вход блока кодировани  адреса подключен к второму выходу синхронизатора, первый выход блока кодировани  адреса подключен к первому входу блока оперативной пам ти, второй выход блока кодировани  адреса подключен к первому входу третьего элемента ИЛИ и второму входу блока оперативной пам ти, выход которого подключен к второму входу блока регистров и второму вхо ,цу третьего элемента ИЛИ, вькод третьего элемента ШШ подключен к второму входу блока буферной пам ти. Первый блок вьвделени  существенных отсчетов содержит элемент пам ти регистры, счетчик, сумматоры и элемент И, выход первого регистра подключен к первому входу первого сумматора и первому входу элемента И, вькод которого подключен к первому входу элемента пам ти, выход которого подключен через второй регистр к второму входу первого сумматора, выход которого подключен к первому вхо ду второго сумматора, выход которого подключен к второму входу элемента И и первому входу счетчика, выход счет чика подключен к второму входу второго сумматора вход первого регист ра, второй вход элемента паМ тии Вто рой вход счетчика  вл ютс  соответственно первым, вторым и третьим вхо дами первого блока вьаделени  существенных отсчетов, выход второго регистра , выход элемента И и выход второго сумматора  вл ютс  соответственно первым, вторым и третьим вькодами первого блока вьщелени  существенных отсчетов. Кроме того, второй блок вьщелени  существенных отсчетов содержит регистр , сумматоры, триггеры, элементы И и элементы ИЛИ, выход регистра подключен к первым входам первого, второго и третьего элементов И, вторые входы первопо и второго элементов И подюБочены соответственно к первому и второму выходам первого триггера, выхода первого и второго элементов И через первый элемент ИЛИ подключены к первому входу первого сумматора, второй вход которого подключен к выходу второго элемента ИЛИ, выход первого сумматора подключен к первому входу второго сумматора, выход которого подключен к первому входу второго триггера и первому входу счетчика, выход счетчика подключен к второму входу второго сумматора, выход второго триггера подключен к второму входу третьего элемента И, первые объединенные входы первого и второго триггеров, вход регистра, второй вход первого триггера, пер-вый и второй входы второго элемента ИЛИ и второй вход счетчика  вл ютс  соответственно с первого по шестой входами второго блока выделени  существенных отсчетов, выход третьего элемента И, выход второго сумматора и выход второго триггера  вл ютс  соответственно первьв, вторым и третьим .выходами второго блока вьщелени  существенных отсчетов. На фиг;1 предс- авлена структурна  схема устройства на фиг.2 структур- на  схема второго блока вьщелени  существенных отс.четов; на фиг.З - структурна  схема первого блока вьщелени  существенных отсчетовJ на фиг.4 - структурна  схема блока кодировани  адреса-, на фиг.5 - временные диаграммы а) сигнала на входе устройства , б ) иллюстраци  работы устройства-прототипа , в ) иллюстраци  работы предлагаемого устройства, Устройство содержит блок 1 аналоговой пам ти, коммутаторы 2 и 3, синхронизатор 4, блок 5 и 6 кодировани , блоки 7 и 8 выделени  существенных отсчетов, блок 9 кодировани  ад- реса, элементы ИЛИ 10, 11 и 12, блок 13 буферной пам ти, блок 14 опе ративной пам ти, блок 15 регистров, триггер J6 и 17, элементы И 18, 19 и 20, регистр 21, элементы ШМ, 22 и 23, сумматоры 24 и 25, счетчик 26 элемент 27 пам ти, регистры 28 н 29 сумматоры 30 и 31, счетчнк 32, элемент И 33, счетчики 34, 35 н 36, регистр 37, элемент ИЛИ 38. Устройство работает следующим образом . . Аналоговые сигналы с телеметрических кайалов поступают на входы коммутатора 2 и блока 1 аналоговой пам ти. Синхронизатор 4 последовательно с периодом коммутации формирует какую-либо кодовую комбинацию, подаваемую на входы управлени  коммутато1 )ов 2 и 3 н на вход блока 8 вьщелени  сзпцественных отсчетов. В соответствии с этой кодовой ксзмбинацией коммутатора 2 коммутирует соответствующий канал на вход блока 6 кодировани  и подготавливает к работе блок 8 вьщелени  существенны отсчетов. Блок 6 кодировани  преобразует аналоговые сигналы телеметрических каналов в 8-разр дньй параллельный цис ровой код и подает его на вход блока 8 вьщелени  существенных отсчетов . Кроме того, на вход блока 7 вмцелени  существенных отсчетов и вход блока 9 кодировани  адреса с синхронизатора 4 поступает последовательность HMnylibcoB, характеризую ща  Частоту считывани  информации с выхода устройства в радиоканал Блок 8 выделени  существенных отсче тов производит оценку этой Информации на существенность. Если информаци  существенна, с выходов этого блока выдаютс  команды подготавливающие к работе блок 7 выделени  су щественных отсчетов и блок 9 кодировани  адреса, а цифровой 8-разр д ный код существенного отсчета подае с  на вход блока 7 выделени  сущест венных отсчетов и через элемент ИЛИ 10 - на первый вход блока буферной пам ти. Одновременно блок кодировани  адреса из последователь ности импульсов, поступающих на его вход с синхронизатора 4, формирует адрес записи csmtecTBeHHoro отсчета блока-13 буфернойпам ти и адрес за писи адреса существенного отсчета в блок 14 оперативной пам ти. Адрес записи существенного отсчета поступает через элемент ИЛИ 2 на второй вход блока 13 буферной пам ти, разрешает запись этого существенного отсчета по этому адресу и на вход блока 14 оперативной пам ти, на другой вход которого поступает адрес, по которому производитс  запись адреса существенного отсчета в блок 14 оперативной пам ти. Наличие в предлагемом .устройстве блока 14 оперативной пам ти позвол ет использовать блок 13 буферной пам ти любой емкости. Таким образом, значение существенных отсчетов в точках опроса с периодом коммутации занос тс  по соответствующим адресам в блок I3 буферной пам ти , а адреса этих существенных отсчетов занос тс  в блок 14 оперативной пам ти. При аварийной ситуации важно иметь информацию о поведении телеметрируемого аналогового сигнала во всем диапазоне частот. Дл  обеспечени  контрол  поведени  аналогового сигнала между опросами блок 1 аналоговой пам ти запоминает максимальное значение сигнала между опросами и подает его на входы коммутатора 3. После преобразовани  телеметрируемых аналоговых сигналов в каждом такте коммутации по сигналам с выхода синхронизатора 4 происходит сброс в исходное состо ние блока 1 аналоговой пам ти и блока 7 вьзделени  существенных отсчетов . Коммутатор 3 синхронно с коммутатором 2 последовательно в соответствии с кодовыми комбинаци ми. формируемыми синхронизатором 4, коммутирует  чейки блока 1 аналоговой пам ти на вход блока 5 кодировани . Таким образом, максимальиое значение аналогового сигнала между опросами каждого телеметрического канала подаетс  на вход блока 5 кодировани  синхронно с подачей на вход блока 6 кодировани  значений сигналов в момент опроса телеметрируемых каналов коммутатором 2. Это максимальиое значение аналогового сигнала между опросами блоком 5 кодировани  преобразуетс  в 8--разр дный цифровой код, который подаетс  на вход блока 7 вьвделени  существенных.отсчетов . Блок 7 выделени  существенных отсчетов оценивает максимальное значение аналогового сигнала между оп-

росами на существенность, сравнива  это значение со значением текущего существенного отсчета в последней точке опроса. Если значение аналогового сигнала в этой точке несущественно , то сравнивают со значением предьщущего существенного отсчета по данному каналу. Если максимальное значение аналового сигнала между опросами существенно, то с двух выходов блока 7 вьщелени  существенных отсчетов выдаютс  команды , подготавливающие блок 9 кодировани  адреса к формированию адреса существенного максимального значени  между опросами, а с третьего выхода блока 7 вьщелени  существенных отсчетов 8--разр дш 1Й цифровой код через элемент ИЛИ 10 поступает на вход блока 13 буферной пам ти.

Блок 9 кодировани  адреса при этом формирует адрес существенного максимального значени  аналогового сигнала между опросами и подает его на вход блока 14 оперативной пам ти и через элемент ИЛИ 12 - на второй вход блока 13 буферной пам ти.. Таким образом, супественное максимальное значение аналогового сигнала между опросами записываетс  по соответствующему адресу в блок 13 буферной пам ти, а адрес сущёствениого максимального значени  между опросами записываетс  по соответствующему адресу в блок 14 оперативной пам ти. Опращива  последовательно все телеметрические кана1И 1, устройство дл  передачи и телеметрических сигналов определ ет существенные значени  аналоговых сигналов в точках опроса, присваивает им соответствукнцие адреса и записывает их в блок 13 буферной пам ти, одновременно оно контролирует изменение аналогового сигнал между опросами и Б случае, если изменение аналогового сигнала относительно существенного текущего значени  или предыдущего существенного значени  превышает апертуру, определ емую блоками 7 и 8 вь дeлeнrf  существенных отсчетов, то это максимальное значение аналогового сигнала между опросами записываетс  в блок буферной пам ти по соответствующему адресу.

Считывание существенной информации в радиоканал происходит независимо от опроса телеметрических каналов . Синхроимпульсы с выхода синхронизатора 4 поступают на вход блока 9 кодировани  адреса, который формирует адрес считывани  адресов существенных значений аналогового сигнала в точках опроса и между опросами . Адреса считывани  поступают на первый вход блока 14 оперативной пам ти. По этому адресу считьшани  считываютс  адреса существенных значений аналогового сигнала в точках опроса и между опросами. Адреса существенных значений поступают на вход блока 15 регистров, а также через элемент ИЛИ 12 - на второй вход блока 13 буферной пам ти. По ним производитс  считывание существенных знчений аналогового сигнала. Существенные значени  аналогового сигнала в точках опроса и существенные максимальные значени  аналогового сигнала между опросами с выхода блока 13 буферной пам ти поступают на второй вход блока 15 регистров. Блок 15 регистров формирует выходное 16-разр дное телеметрическое слово, первые восемь разр дов которого  вл ютс  адресными , вторые восемь - информационными ..

Блок 8 вьщелени  существенных отсчетов работает следующим образом. С рыхода блока 6 кодировани  восьмиразр дный цифровой код текущего значени  аналогового сигнала в точках опроса поступает на вход регистра 28, с выхода которого он поступает на первые-входы сумматора 30 и элемента И 33. На второй вход сумматора 30 с регистра 29 поступает 8-разр дный код предьщущего существенного отсчета , который считьгеаетс  с элемента 27 пам ти по соответствующей кодовой комбинации, поступающей с выхода сиихронизатора 4,на первый вход элемента 27 пам ти. Сумматор 30 определ ет разность между текущим значением отсчета и предьщушим существенным отсчетом дл  данного канала. Эта разность подаетс  на первый вход сумматора 31. Сумматор 31 производит сравнение величины этой разности с выбранной апертурой, определ емой исход  из требуемой точности преобразовани . Если разность, определенна  сумматором 30, меньше выбранной апертуры, то сумматор 31 производит сравнение разности : не.пичиной апертуры , поступающей но егп в-1Ч1рой вход с четырех старших разр дов 8-разр д- ного счетчика 32. Дл  исключени  потерь информации из-за переполиени  блока 13 буферной пам ти апертуры, определ ема  счетчиком 32, мен етс  в зависимости от заполнени  блока 13 буферной пам ти. На первый вхо счетчика 32 поступают импульсы с сум матора 31, количество которых равно количеству существенных отсчетов аналоговых сигналов в точках опроса записанных в блок 13 буферной пам ти , а на второй вход - синхроимпульсы с выхода синхронизатора 4, характеризующие количество сосчитанных существенных отсчетов из блока 3 буферной пам ти в радиоканал. Таким образом, содержание счетчика 32 зависит от числа,заполненных  чеек блока 13 буферной пам ти. Код счетчика 32 устанавливает величину апер туры, причем большему заполнению бло ка I3 буферной пам ти соответствует большее значение апертуры. Если разность меньше апертуры, то значение текущего отсчета считаетс  несущественным и сум«1атор 31 не подает сигнал на второй вход элемента И 33, разрешающий прохождение текущего отсчета в точках опроса через элемент И 33, т.е. это значение текущего отсчета не будет записано в блок 13 буферной пам ти. Если разность больше выбранной апертуры или апертуры, определенной счетчиком 32 то значение текущего отсчета считаетс  существенным и сигнал с выхода сумматора 31 подаетс  иа второй вход элемента И 33, разреша  прохождение существенного отсчета в точках опроса с выхода регистра текущего отсчета через элемент ИЛИ 10 на информационный вход блока 13 буферной пам ти . Блок 7 шоделени  существенных отсчетов работает следукицим образом. . С блока 5 кодировани  восьмиразр дны цифровой код максимального значени  аналогового сигнала между опросами поступает на вход регистра 21. С выхода регистра 21 этот код поступает на первые входы элементов И 18, 19 и 20. В исходном состо нии триггер 6 разрешает прохождение цифрового кода с выхода регистра 21 через элемент И 18 и запрещает элемент И 19, триггер 17 запрещает прохождение этого кода через эле- мент ИЛИ 20, Таким образом, при отсутствии сигнала с сумматора 31 (т.е. в данной точке опроса отсчет несущественен ) цифровой код максимального значени  аналогового сигнала между опросами через элементы И 18 и ИЛИ 22 поступает на первый вход сумматора 24, на второй вход которого с выхода элемента 27 пам ти через элемент ИЛИ 23 поступает соответствующий данному каналу предьщущий существенный отсчет. Сумматор 24 оп- редел ет разнойть между максимальным значением аналогового сигнала между опросами и значением предьщущего существенного отсчета. Абсолютное значение этой разности поступает на первый вход сумматора 25. Если в данной точке опроса отсчет существенен, то сигнал с сумматора 31 устанавливает триггер 16 в состо ние, запрещающее элемент И 18 и разрешающее элемент И 19 дл  прохождени  цифрового кода максимального значени  аналогового сигнала с регистра 21 через элемент ИЛИ 22 на первый вход сумматора 24, на второй вход которого с выхода элемента И 33 через элемент ИЛИ 23 поступает существенное значение существенного отсчета. Сумматор 24 находит разность между максимальным значением аналогового сигнала за период между опросами и значением аналогового сигнала в точке опроса. Абсолютное значение разности подаетс  с выхода сумматора 24 на первый вход сумматора 25. Сумматор 25 производит сравнение абсолютной величины этой разности с выбранной апертурой, определ емой исход  из требуемой точности преобразовани . Если разность, определенна  сумматором 25, меньгае выбранной апертуры , то сумматор 25 производит сравнение разности с величиной апертурыу поступающей с реверсивного.- счетчика 26 на его второй вход, Определе- Ние апертуры счетчиком 26 и сущест- венности максимального значени  ана- логового сигнала между опросаьш производитс , как сумматором 31, Если максимальное значение аналогового сигнала между опросами существенно, то с выхода сумматора 25 на второй вход триггера 17 поступает сигнал, устанавливающий его в состо ние, разрешающее логический элемент И 20 дл  прохождени  цифрового кода с -3V, выхода регистра 21, т.е. существенного максимального значени  аналогевого сигнала между опросами через элемент ИЛИ 10 на первый вход блока 13 буферной пам ти. Кроме того, сигналы с сумматора 25, триггера 17 поступают на блок 9 кодировани  адреса . Блок 9 кодировани  адреса работает ел едукщим образом. Последовательность импульсов синхронизатора 4 поступает на вход счетчика 34, который формирует адрес записи существенных . отсчетов в блок 13 буферной пам ти. Адрес записи существенных отсчетов Поступает на первый вход регистра 37 и на вход блока 13 буферной пам ти. В случае, когда максимальное значение аналогового сигнала между опросами существенно, с выхода триггера 17 подаетс  сигнал на второй вход регистра 37, по которому код адреса существенного отсчета увеличиваетс  на единицу старшего разр да, таким образом, наличие единицы в старшем разр де адреса существенного отсчета говорит о том, что это информаци  об аналоговом сигнале между опросами. Последовательность импульсов с выхода синхронизатора 4 поступает на вход счетчика 36, на выходе 614 которого формируетс  код адреса считьшани  адреса существенного отсчета, который подаетс  на первый вход элемента ИЛИ 38. Сигналы с сумматоров 25, 3, подтверждающие существенность значений аналоговых сигналов, поступают на вход счетчика 35, с выхода которого адрес записи адреса существенного отсчета поступает на второй вход элемента ИЛИ 38. С выхода элемента ШШ 38 на первый вход блока 14 оперативной пам ти последовательно поступают коды адреса записи и считьшани  адреса существенного отсчета. Предлагаемое устройство позвол ет увеличить информативность устройства по сравнению с прототипом. При этом обеспечиваетс  контроль поведени  аналоговых сигналов между опросами , т.е. контроль пульсации или изменений аналоговых сигналов, возникающих при аварийных ситуаци х и имеющих частоту выие, чем частота .аналоговых сигналов. Дл  обеспечени  возможности такого контрол  аналоговых сигналов в прототипе необходимо Использовать несколько устройств, в св зи с чем утсудшаетс  габарнтномассовые характеристики и увеличиваваетс  стоимость устройства.

te.J

П

Claims (3)

1. (54,) 1.. УСТРОЙСТВО ДЛЯ СЖАТИЯ И ПЕРЕДАЧИ ТЕЛЕМЕТРИЧЕСКОЙ ИНФОРМАЦИИ, содержащее первый коммутатор, первые входы которого являются входами устройства, выход коммутатора подключен к входу первого блока кодирования, выход которого подключен к первому входу первого блока выделения существенных отсчетов, синхронизатор, первый выход которого подключен к второму входу первого коммутатора, второй выход синхронизатора подключен к второму входу первого блока выделения существенных отсче тов, третий выход синхронизатора подключен к первому входу блока кодирования адреса, блок буферной памяти и первый элемент ИЛИ, отличающееся тем, что, с целью повьшения информативности устройства, в него введены блок аналоговой памяти, второй коммутатор, второй блок кодирования , второй блок выделения су* щественных отсчетов, элементы ИЛИ, блок оперативной памяти и блок регистров, первые входы блока аналоговой памяти являются входами устройства, второй вход блока аналоговой памяти объединен с первым входом второго блока выделения существенных отсчетов и подключен к четвертому выходу синхронизатора, выходы блока аналоговой памяти подключены к соот ветствующим первым входам второго коммутатора, второй вход которого объединен с третьим входом первого блока выделения существенных отсче тов и подключен к первому выходу синхронизатора, выход второго ком мутатора подключен к входу второго блока кодирования, выход которого подключен к второму входу второго блока выделения существенных отсчетов, третий вход которого подключен к второму выходу синхронизатора, первый выход блока выделения существенных отсчетов подключен к первому входу первого элемента ИЛИ, выход которого подключен к первому входубло ка буферной памяти, выход которого подключен к первому входу блока регистров, выход блока регистров является выходом устройства, первый выход первого блока выделения существенных отсчетов подключен к четвертому входу второго блока выделения существенных отсчетов, пятый вход ко- сл

   00 оо оо □э торого объединен с вторым входом пер вого элемента ИЛИ и подключен к второ му входу первого блока выделения существенных отсчетов, третий выход которого подключен к первому входу вто рого элемента ИЛИ, и шестому входу второго блока выделения существенных отсчетов, второй выход которого под ключен к второму входу второго элемента ИЛИ, выход второго элемента ИЛИ подключен к второму входу блока кодирования адреса, третий вход которого подключен к третьему выходу, второго блока выделения существенных отсчетов, четвертый вход блока кодирования адреса подключен к второму выходу синхронизатора, первый выход блока кодирования адреса подключен к первому входу блока оперативной памяти, второй выход блока кодирования адреса подключен к первому входу третьего элемента ИЛИ и второму входу блока оперативной памяти, выход которого подключен к второму входу блока регистров и второму входу третьего элемента ИЛИ, выход третьего элемента ИЛИ подключен к второму входу блока буферной памяти,
2. 2, Устройство поп, 1, отличающееся тем, что первый блок выделения существенных отсчетов содержит элемент памяти, регистры, счетчик, сумматоры и элемент И, выход первого регистра подключен к первому входу первого сумматора и первому входу элемента И, выход которого подключен к первому входу элемента памяти, выход которого подключен через второй регистр к второму входу первого сумматора, выход которого подключен к первому входу второго сумматора, выход которого подключен к' второму входу элемента И и первому входу счетчика, выход счетчика подключен к второму входу второго сумматора, вход первого регистра, второй вход элемента памяти и второй вход счетчика являются соответственно первым, вторым и третьим входами первого блока выделения существенных отсчетов, выход второго регистра, выход элемента И и выход второго сумматора являются.соответственно первым, вторым и третьим выходами первого блока выделения существенных отсчетов.
3. 3. Устройство по π. 1, отличающееся тем, что второй блок выделения существенных отсчетов содержит регистр, сумматоры, триггеры, элементы И и элементы ИЛИ, выход регистра подключен к первым входам первого, второго и третьего элементов И, вторые входы первого и второго элементов И подключены соответственно к первому и второму выходам первого триггера, выходы первого и второго элементов И через первый элемент ИЛИ подключены к первому входу первого сумматора, второй вход которого подключен к выходу второго элемента ИЛИ, выход первого сумматора подключен к первому входу второго сумматора, выход которого подключен к первому входу второго триггера и первому входу счетчика, выход счетчика подключен к второму входу второго сумматора, выход второго триггера подключен к второму входу третьего элемента И, первые объединенные входы первого и второго триггеров, вход регистра, второй вход первого триггера, первый и второй входы второго элемента ИЛИ и второй вход счетчика являются соответственно с первого по шестой входами второго блока выделения существенных отсчетов, выход третьего элемента И, выход второго сумматора и выход второго триггера являются соответственно первым, вторым и третьим выходами второго блока выделения существенных отсчетов.