SU1151922A1 - Пороговое устройство - Google Patents

Abstract

1, ПОРОГОВОЕ УСТРОЙСТВО, содержащее первую и вторую RC-цепи, входы которых подключены к источнику входного напр жени , а к каждому из выходов параллельно подключены соответственно первый и второй дополнительные ключи, входной ключ, основной сумматор, основной запоминающий и дополнительный запоминающий элементы, первый и второй выходные ключи, входы которых соединены соответственно с выходами основного запоминающего и дополнительного запоминающего элементов, выходы подключены к первому входу основного сумматора, второй вход которого через входной ключ соединен с источником входного напр жени , а выход основного сумматора соединен с входами основного запоминающего и дополнительного запоминающего элементов, дополнительный сумматор, первый вход которого соединен с выходом первой RC-цепи, второй вход - с выходом второй RC-цепи, третий вход - с выходом основного запоминающего элемента, четвертый вход - с выходом дополнительного запоминающего эле.мента, а также тактовый генератор, первый выход которого соединен с управл ющими входами входного и первого выходного ключей, второй выход - с управл ющим входом второго выходного ключа, отличающеес  тем, что, с целью расщирени  функциона. возможностей устройства путем обеспечени  контрол  частоты импульсов, в него введены делитель напр жени , блок сигнализации , ограничивающие резисторы, логический блок, компаратор и два ключа, каждый из которых подключен параллельно конденсатору основного запоминающего и дополнительного запоминающего элементов соответственно , управл ющие входы этих к.пючей объединены и соединены с управл ющим входом тактового генератора и с входной шиной, котора  подключена к первому входу логического блока, второй и третий входы которого подключены соответственно к первому и второму выходам тактового генератора , первый выход .логического блока соединен с управл ющим входом основного запоминающего элемента, второй выход - i с управл ющим входом дополнительного запоминающего элемента, третий выход - с (Л управл ющим входом второго дополнительного ключа, четвертый выход - с управл ющим входом первого дополнительного ключа , делитель напр жени  входом подключен к источнику входного напр жени , а выходом через первый ограничивающий резистор - к первому входу ко.мпаратора, второй вход которого подсоединен через второй сд ограничивающий резистор к выходу дополнительного сумматора, а выход компаратосо ю гчэ ра соединен с входом блока сигнализации. 2. Устройство по п. 1, отличающеес  тем, что логический блок выполнен на двух элементах ИЛИ, двух элемнтах И и двух инверторах, входы которых объединены и  вл ютс  первым входом логического блока , который соединен с первыми входами элементов ИЛИ, вторые входы которых подключены соответственно к первым входам элементов И, вторые входы которых соединены с соответствующими выходами инверторов, причем второй и третий входы логического блока подключены к соответствующим вторым входам элементов ИЛИ, первый и второй выходы логического

Description

, подключены к соответствующим выходам элементов И, а третий и четвертый выходы логического блока - к соответстиующим выходам элементов ИЛИ.

3. Устройство по п. 1, отличающеес  тем, что блок сигнализации выполнен в виде одновибратора, выходом соединенного с базой транзистора, коллектор которого через светоизлучающий элемент подключен к шине пита.ни , а эмиттер - к шине нулевого потенциала, вход одновибратора  вл етс  входом блока сигнализации.

Изобретение относитс  к импульсной технике и может быть использовано дл  контрол  частоты следовани  электрических импульсов. Известно пороговое устройство, содержащее последовательно соединенные релаксационный RC-генератор и пиковый детектор , к выходу которого подключена обмотка исполнительного реле, а также тиристор, подключенный параллельно входу релаксационного RC-генератора 1. Однако данное устройство имеет большую погрешность при контроле частоты следовани  импульсов из-за нестабильности параметров схемы, обусловленной временной нестабильностью емкости конденсаторов , вход щих в состав генератора и пикового детектора. Наиболее близким по технической сущности к изобретению  вл етс  пороговое устройство , содержащее входной ключ, вход которого соединен с источником входного напр жени , запоминающий элемент и тактовый генератор, первый и второй выходы которого соединены соответственно с управл ющими входами запоминающего элемента и входного ключа, сумматор, дополнительный запоминающий элемент, первый и второй выходные ключи, входы которых соединены соответствено с выходами запоминающего элемента, выходы подключены к первому входу сумматора, второй вход которого соединен с выходом входного ключа, а выход сумматора соединен с входом запоминающего элемента и дополнительного запоминающего элемента, причем управл ющие входы первого и второго выходных ключей и дополнительного запоминающего элемента подключены соответственно к третьему , четвертому и п тому выходам тактового генератора, и два дополнительных ключа, допатнительный сумматор, перва  и втора  RC-цепи, входы которых подключены к вы .ходу источника входного напр жени , и к каждому из входов параллельно подключены соответственно первый и второй дополнительные ключи, управл ющий вход первого из которых соединен с первым выходом тактового генератора, управл ющий вход второго дополнительного ключа соединен с п тым выходом тактового генератора, соединен с выходом первой RC-цепи, третий вход - с выходом запоминающего элемента , четвертый вход - с выходом дополнительного запоминающего элемента 2. Однако известное устройство не обеспечивает контроль частоты импульсной последовательности , что ограничивает функциональные возможности и область использовани  устройства. Цель изобретени  - расширение функциональных возможностей устройства путем обеспечени  контрол  частоты импульсов переменного тока. Поставленна  цель достигаетс  тем, что в пороговое устройство, содержащее первую и вторую RC-цепи, входы которых подключены к источнику входного напр жени , а к каждому из выходов параллельно подключены соответственно первый и второй дополнительные ключи, входной ключ, основной сумматор, основной запоминающий и дополнительный запоминающий элементы, первый и второй выходные ключи, входы которых соединены соответственно с выходами основного запоминающего и дополнительного запоминающего элементов, выходы подключены к первому входу основного сумматора , второй вход которого через входной ключ соединен с источником входного напр жени , а выход основного сумматора соединен с входами основного запоминающего и дополнительного запоминающего элементов , дополнительный сумматор, первый вход которого соединен с выходом первой RC-цепи, второй вход - с выходом второй RC-цепи, третий вход - с выходом основного запоминающего элемента, четвертый вход - с выходом дополнительного запоминающего элемента, а также тактовый генератор , первый выход которого соединен с управл ющими входами входного и первого выходного ключей, второй выход - с управл ющим входом второго выходного ключа , дополнительно введены делитель напр жени , блок сигнализации, ограничивающие резисторы, логический блок, компаратор и

два ключа, каждый из которых подключен параллельно конденсатору основного запоминающего и дополнительного запоминающего элементов соответственно, управл ющие входы этих ключей объединены и соединены с управл ющим входом тактового генератора и с входной шиной, котора  подключена к первому входу логического блока, второй и третий входы которого подключены соответственно к первому и второму выходам тактового генератора, первый выход логического блока соединен с управл ющим входом основного запоминающего элемента, второй выход - с управл ющим входом дополнительного запоминающего элемента, третий выход - с управл ющим входом второго дополнительного ключа, четвертый выход - с управл ющим входом первого дополнительного ключа, делитель напр жени  входом подключен к источнику входного напр жени , а выходом через первый ограничивающий резистор - к первому входу компаратора, второй вход которого подключен через второй ограничивающий резистор к выходу дополнительного сумматора, а выход компаратора соединен с входом блока сигнализации.

При этом логический блок выполнен на двух элементах ИЛИ, двух элементах И и двух инверторах, входы которых объединены и  вл ютс  первым входом логического блока , который соединен с первыми входами элементов ИЛИ, вторые входы которых подключены соответственно к первым входам элементов И, вторые входы которых соединены с соответствующими выходами инверторов , причем второй и третий входы логического блока подключены к соответствующим вторым входам элементов ИЛИ, первый и второй выходы логического блока подключены к соответствующим выходам элементов И, третий и четвертый выходы логического блока - к соответствующим выходам элементов ИЛИ.

Причем блок сигнализации выполнен в виде одновибратора, выходом соединенного с базой транзистора, коллектор которого через светоизлучающий элемент подключен к щине питани , а эмиттер - к щине нулевого потенциала, вход одновибратора  вл етс  входом блока сигнализации.

На фиг. 1 приведена структурна  электрическа  схема предлагаемого устройства; на фиг. 2 и 3 - эпюры, по сн ющие его работу.

Пороговое устройство содержит входной ключ 1, вход которого соединен с источником 2 входного напр жени , запоминающий элемент 3 и тактовый генератор 4, первый выход которого соединен с управл ющим входом, входного ключа 1, сумматор 5, дополнительный запоминающий элемент 6, первый и второй выходные ключи 7 и 8, входы которых

соединены соответственно с выходами запоминающих элементов 3 и 6, выходы подключены к первому входу сумматора 5, второй вход которого соединен с выходом входного 5 ключа 1, а выход сумматора 5 соединен с входом запоминающего и дополнительного запоминающего элементов 3 и 6, причем управл ющие входы первого и второго выходных ключей 7 и 8 подключены соответственно к первому и второму выходам тактового генератора 4, два дополнительных ключа 9 и 10, дополнительный сумматор 11, первую и вторую RC-цепи 12 и 13, входы которых подключены к выходу источника 2 входного напр жени , а к каждому из выходов параллельно подключены соответственно первый и второй дополнительные ключи 9 и 10, делитель 14 напр жени , состо щий из резисторов 15 и 16, входом подключен к источнику 2 входного напр жени , а выходом через ограничивающий резистор 17 - к первому входу компаратора 18, второй вход которого через ограничивающий резистор 19 подключен к выходу дополнительного сумматора 11, блок 20 сигнализации, состо щий из одновибратора 21 (выполненного,

5 например, на базе операционного усилител ) , резистора 22, ключа 23, диода 24 и индикатора 25, входом подключен к выходу компаратора, логический блок 26, состо щий из двух элементов И 27 и 28, двух инверторов 29 и 30 и двух элементов ИЛИ 31 и 32, первым входом подключен к управл ющим входам ключей 33 и 34 и к входной шине 35, второй и третий входы логического блока 26 подключены соответственно к первому и второму выходам тактового генератора 4, первый выход логического блока 26 подключен к управл ющему входу ключа запоминающего элемента 3, второй выход - к управл ющему входу ключа дополнительного эле.мента 6, третий выход - к управл ющему входу второго дополнительного ключа

10, четвертый выход - к управл ющему входу первого дополнительного ключа 9.

Устройство работает следующим образом .

5 Тактовый генератор 4 формирует два импульсных напр жени , сдвинутых на 180° (фиг. 2а, б).

Первое напр жение управл ет работой ключей 1 и 7 и через логический блок 26 ключа дополнительного запоминающего элемента 6 и ключа 10 (фиг. 2а), второе напр жение управл ет работой ключа 8 и через логический блок 26 ключа запоминающего элемента 3 и ключа 9 (фиг. 26). При положительном импульсе ключи замыкаютс , а

5 при отрицательном размыкаютс . При этом ключи запоминающих элементов 6 и 3 срабатывают соответственно через элементы И 27 и 28, которые выдают управл ющие сигналы на выходе при наличии на их первых входах положительных импульсов с выходов тактового генератора 4, а на вторых входах - положительного напр жени  с выходов инверторов 29 и 30 при отсутствии положительных входных импульсов на входной шине 35. Ключи 9 и 10 срабатывают соответственно через элементы ИЛИ 31 и 32, которые выдают управл ющие сигналы на выходе при наличии на их вторых входах положительных импульсов с выходов тактового генератора 4 или наличии на первых входах положительных входных импульсов. Сумматор 5 имеет по каждому входу коэффициент передачи, равный единице. Конденсаторы перед включением устройства разр жены. При поступлении первого управл ющего импульса (интервал времени между точками 36-37, фиг. 2) замыкаютс  ключи 1 и 7 и через элемент 27 логического блока 26 - ключ запоминающего элемента 6. На выходе су.мматора 5 устанавливаетс  напр жение L При этом конденсатор запоминающего элемента 6 зар жаетс  через малое выходное сопротивление сумматора 5 до напр жени  и. Параметры схемы выбраны так, чтобы выполн лись соотношени ; . Rj,C « f(1); Rbx-Ot(2) гдеК;- выходное сопротивление сумматора 5; С -емкость запоминающего конденсатора 8 запоминающем элементе 3 и дополнительном запоминающем элементе 6; t -длительность управл ющего импульса, КкуГ входное сопротивление согласующего усилител  запоминающих элементов. При выполнении первого неравенства напр жение, до которого зар жаетс  конденсатор , не будет зависеть от изменени  величины его емкости, а при выполнении второго неравенства напр жение на конденсаторе будет оставатьс  неизменным в течение времени С , когда ключ запоминающего элемента разомкнут. Таким образом, в течение первого периода управл ющих импульсов напр жение на выходе элемента 6 остаетс  неизменном и равным и (интервал времени между точками 36-38 фиг. 20). При открывании ключа 8 и через элемент И 28 ключа запоминающего элемента 3 (интервал времени между точками 37-38, .фиг. 26, ключи 1, и 7 и ключ запоминающего элемента 6 запираютс . Напр жение, равное и, с выхода запоминающего элемента 6 через ключ 8 поступает на вход сумматора 5, конденсатор запоминающего элемента 3 зар жаетс  до напр жени  U. Напр жение на выходе запоминающего элемента 3, равное и, остаетс  неизменным в течение интервала времени между точками 37-39 (фиг. 2г). Далее вновь замыкаютс  ключи 1 и 7 и ключ запоминающего элемента 6. При этом на входе сумматора 5 устанавливаетс  напр жение, равное 2U, так как на -каждый вход сумматора через ключ 1 и 7 подаетс  напр жение, равное U. Напр жение с выхода сумматора записываетс  запоминающим элементом 6, на выходе согласующего усилител  которого устанавливаетс  напр жение 2U (момент времени - точка 38, фиг. 2в). При следующем такте это напр жение переписываетс  в запоминающий элемент 3 (момент времени - точка 39, фиг. 2г). Далее процессы повтор ютс  с периодом 2 Т. В результате этого на выходах запоминающих элементов 3 и 6 формируютс  ступенчатые напр жени , сдвинутые на врем  Г. Ступенчатые напр жени  (фиг. 2в, г) с выходов запоминающих элементов 3 и 6 поступают соответственно на третий и четвертый входы 3 и дополнительного сумматора 11. При сложении этих напр жений на дополнительном сумматоре 11 формируетс  новое ступенчатое напр жение, крутизна которого в два раза больще, чем крутизна слагаемых напр жений (фиг. 2д}. При периодическом замыкании ключей 9 и 10 под действием управл ющих импульсов тактового генератора 4, проход щих соответственно через элементы ИЛИ 31 и 32 логического блока, на конденсаторах RCцепей 12 и 13 формируютс  пилообразные напр жени  (фиг. 2е, ж) с амплитудой Уд. Дл  правильной работы схемы параметры дополнительного сумматора 11 выбраны так, чтобы выполн лись соотнощени  Ki-Un Кзи к,-и где Kj-;K,,-коэффициенты передачи сумматора 11 по соответствующим входам; и -амплитуда входного напр жени ; Од- амплитуда напр жени , до которой зар жаютс  конденсаторы RCцепей на врем  €. Посто нна  времени RC-цепей выбрана так, чтобы использовалс  только начальный участок зар дной экспоненты конденсатора и напр жение на выходах цепей было линейно . В этом случае при суммировании ступенчатого напр жени  (фиг. 2д) с пилообразными напр жени ми (фиг. 2е,ж), поступающих на входы сумматора 11, получаетс  линейно-нарастающее напр жение (фиг. 2и), снимаемое с выхода дополнительного сумматора 11, которое через ограничительный резистор 19 поступает на неинвертирующий вход компаратора 18. Режим работы компаратора 18 выбран так, что напр жение на его инвертирующем входе, выдел емое на резисторе 16, больще чем на его неинвертирующем входе, поэтому на выходе компаратора 18 устанавливаетс  отрицательное напр жение насыщени  (фиг. 3м).

Контролируемые импульсы (фиг. Зк) поступают на входную шину 35 устройства и на управл ющие входы тактового генератора 4 и ключей 33 и 34, что обеспечивает обнуление тактового генератора 4 и срабатывание ключей 33 и 34, которые обнул ют соответственно конденсаторы запоминающего и дополнительного запоминающего элементов 3 и 6. Пройд  через элементы ИЛИ 31 и 32 логического блока 26, эти импульсы обеспечивают срабатывание первого и второго дополнительных ключей 9 и 10, которые обнул ют конденсаторы RC-цепей а во врем  действи  этих импульсов на входы инверторов 29 и 30 с их выходов выдаетс  нулевой сигнал на вторые входы элементов И 27 и 28,что обеспечивает прекращение выдачи управл ющих сигналов с выходов элемента И 28 и 27 на ключи запоминающего и дополнительного запоминающего элементов 3 и 6.

Если частота контролируемой импульсHof: последовательности (фиг. Зк) находитс  в пределах нормы, то напр жение с выхода дополнительного сумматора 11, поступающее на неинвертирующий вход компаратора 18, будет всегда меньше, чем величина напр жени  на его инвертирующем входе, выдел емое на резисторе 16 (Ujg, фиг. 3л), поэтому на выходе компаратора 18 сохран етс  отрицательное напр жение насыщени , поступающее на вход блока 20 сигнализации и одновибратора 21, который при этом не срабатывает.

Режим работы одновибратора 21 выбран так, что при подаче питани  йа схему на его выходе устанавливаетс  отрицательное напр жение , которым заперт ключ 23 блока 20 сигнализации.

Если частота контролируемой импульсной последовательности вышла за пределы нормы (момент времени - точка 41, фиг. Зк), то напр жение, поступающее на неинвертирующий вход компаратора 18 с выхода сумматора 11, достигнет величины напр жени  на резисторе 16, поступающего на инвертирующий вход компаратора 18 с делител  напр жени  14 (момент времени - точка 40, фиг. 3л), вследствие чего компаратор 18 переходит в режим положительного ограничени , так как напр жение на неинвертирующем входе становитс  больше, чем на инвертирующем , входе, а на выходе компаратора 18 формируетс  положительный перепад напр жени  (момент времени - точка 40, фиг. 3л), который поступает на вход одновибратора 21 блока 20.сигнализации и переводит его из области отрицательного в область положительного ограничени , т.е. на выходе одновибратора формируетс  оди-. ночный импульс положительной пол рности

(фиг. Зн). По переднему фронту этого импульса открываетс  ключ 23 и включаетс  индикатор 25 «Неисправность, который оповешает оператора о том, что контролируема  5 частота импульсной последовательности вышла за пределы нормы, а длительность свечени  индикатора 25 определ етс  длительностью импульса, формируемого на выходе одновибратора 21.

При поступлении очередного контролируемого импульса по его переднему фронту (момент времени - точка 41, фиг. Зк) устройство обнул етс . При этом прекращаетс  выдача тактовых импульсов с выхода тактового генератора 4, срабатывают ключи 33

5 и 34, обнул   конденсаторы запоминающих элементов 2 и 6, через инверторы 29 и 30 логического блока запрещаетс  работа элементов И 27 и 28, а через элементы ИЛИ 31 и 32 срабатывают ключи 9 и 10, которые обнул ют конденсаторы RC-цепей 12 и 13. Напр жение на неинвертирующем входе компатора 18 уменьшаетс  и становитс  меньше, чем на его инвертирующем входе, а на выходе компаратора устанавливаетс  отрицательное напр жение насыщени . По окончании очередного контролируемого импульса работа устройства происходит аналогично описанному.

Технический эффект от использовани  предлагаемого технического решени  выражаетс  в расширении функциональных возможностей известного устройства.

Это выражаетс  в том, что предлагаемое устройство по сравнению с известным позвол ет не только формировать линейно измен ющеес  напр жение, но и обеспечивает

J контроль частоты импульсов переменного тока. При этом использование дискретно-аналогового интегратора в качестве врем задающего элемента обеспечивает высокую стабильность сформированного линейно-измен ющегос  напр жени  порогового устройства, так как его параметры не завис т от величины емкости конденсаторов, что позвол ет более чем на пор док повысить точность контрол  частоты импульсов переменного тока предлагаемым пороговым устройством по сравнению с аналогичными аналоговыми устройствами, выполненными на основе RC-элементов, параметры которых завис т от величины емкости накопительных конденсаторов, используемых в этих устройствах в качестве врем задающи.х эле0 ментов. Кроме того, предлагаемое техническое решение обеспечивает простую перестройку на новое пороговое значение частоты контролируемой импульсной последовательности путем изменени  коэффициента передачи

5 делител  напр жени , состо щего из резисторов 15 и 16.

J6 J7 38 J9

lJr

П

.x

.1.

Фиг. 2

к

So

s

«

Xh

Cvi

:ь

В

Claims (3)

1, ПОРОГОВОЕ УСТРОЙСТВО, содержащее первую и вторую RC-цепи, входы которых подключены к источнику входного напряжения, а к каждому из выходов параллельно подключены соответственно первый и второй дополнительные ключи, входной ключ, основной сумматор, основной запоминающий и дополнительный запоминающий элементы, первый и второй выходные ключи, входы которых соединены соответственно с выходами основного запоминающего и дополнительного запоминающего элементов, выходы подключены к первому входу основного сумматора, второй вход которого через входной ключ соединен с источником входного напряжения, а выход основного сумматора соединен с входами основного запоминающего и дополнительного запоминающего элементов, дополнительный сумматор, первый вход котор'ого соединен с выходом первой RC-цепи, второй вход — с выходом второй RC-цепи, третий вход — с выходом основного запоминающего элемента, четвертый вход — с выходом дополнительного запоминающего элемента, а также тактовый генератор, первый выход которого соединен с управляющими входами входного и первого выходного ключей, второй выход — с управляющим входом второго выходного ключа, отличающееся тем, что, с целью расширения функциональных возможностей устройства путем обеспечения контроля частоты импульсов, в него введе ны делитель напряжения, блок сигнализации, ограничивающие резисторы, логический блок, компаратор и два ключа, каждый из которых подключен параллельно конденсатору основного запоминающего и дополнительного запоминающего элементов соответственно, управляющие входы этих ключей объединены и соединены с управляющим входом тактового генератора и с входной шиной, которая подключена к первому входу логического блока, второй и третий входы которого подключены соответственно к первому и второму выходам тактового генератора, первый выход логического блока соединен с управляющим входом основного запоминающего элемента, второй выход — с управляющим входом дополнительного запоминающего элемента, третий выход — с управляющим входом второго дополнительного ключа, четвертый выход — с управляющим входом первого дополнительного ключа, делитель напряжения входом подключен к источнику входного напряжения, а выходом через первый ограничивающий резистор — к первому входу компаратора, второй вход которого подсоединен через второй ограничивающий резистор к выходу дополнительного сумматора, а выход компаратора соединен с входом блока сигнализации.

2. Устройство по π. 1, отличающееся тем, что логический блок выполнен на двух элементах ИЛИ, двух элемитах И и двух инверторах, входы которых объединены и являются первым входом логического блока, который соединен с первыми входами элементов ИЛИ, вторые входы которых подключены соответственно к первым входам элементов И, вторые входы которых соединены с соответствующими выходами инверторов, причем второй и третий входы логического блока подключены к соответствующим вторым входам элементов ИЛИ, первый и второй выходы логического

SU „„1151922

ΰ.ίνκ.! подключены к соответствующим выходам элементов И, а третий и четвертый выходы логического блока — к соответствующим выходам элементов ИЛИ.

3. Устройство по π. 1, отличающееся тем, что блок сигнализации выполнен в ви де одновибратора, выходом соединенного с базой транзистора, коллектор которого через светоизлучающий элемент подключен к шине питания, а эмиттер — к шине нулевого потенциала, вход одновибратора является входом блока сигнализации.