SU1142835A1

SU1142835A1 - Device with dynamic priority change

Info

Publication number: SU1142835A1
Application number: SU833613762A
Authority: SU
Inventors: Игорь Витальевич Скакун; Сергей Прокофьевич Присяжнюк; Сергей Анатольевич Чекулаев; Виктор Степанович Лапшин
Original assignee: Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority date: 1983-07-04
Filing date: 1983-07-04
Publication date: 1985-02-28

Abstract

УСТРОЙСТВО С ДИНАМИЧЕСКИМ ИЗМЕНЕНИЕМ ПРИОРИТЕТА, содержащее входной и выходной регистры, три группы элементов И, две группы элементов ИЛИ, причем единичные входы разр дов входного регистра соединены с соответствукмцими входами за вок устройства, единичный выход каждого разр да входного регистра соединен с первым входом соответствующего элемента И первой группы, единичные выходы разр дов выходного регистра вл ютс группой информационных выходов устройства, нулевой выход каждого разр да входного регистра , кроме последнего, соединен с соответствующими входами всех последуннцих элементов И первой группы, каждьй ответный вход группы ответных входов устройства, кроме первого, соединен с входом сброса, соответствующего разр да входного регистра, с соответствуницими входами элементов ИЛИ первой группы и с входом сброса соответствующего разр да выходного регистра, первый ответньА вход группы ответных входов устройства соединен с входами сброса первых разр дов входного и выходного регистров, с первым входом первого элемента И второй группы и с соответствующими входами элементов ИЛИ первой группы, второй вход первого элемента И второй группы соединен с единичным выходом второго разр да выходного регистра , первые и вторые входы остальных элементов И второй группы соединены соответственно с единичными выходами соответствующих разр дов входного регистра и с выходами соответствующих элементов ИЛИ первой группы, вход сброса предпослед него разр да входного регистра ;соединен с соответствующим вхо- (Л i дом последнего элемента ИЛИ первой группы, выход первого элемента И первой группы соединен с единичным входом первого разр да выходного ре ,гистра, выходы элементов И первой группы, начина с третьего, и выходы элементов И третьей группы соединены соответственно с первыми и 4 вторыми входами четных элементов ИЛИ второй группы, нулевые входы QG САЭ первого и второго разр дов выходного регистра, первые входы нечетных сл , элементов ШШ второй группы, кроме первого и нулевого, и входы выходного регистра соединены с входом сброса устройства, нулевой выход каждого разр да выходного регистра соединен с соответствующим входом предьвдущего элемента И первой группы, соответствующие входы элементов И третьей группы, начина с последнего, сое-, I диненыс нулеви1ми выходами предьдущих: разр дов выходного регистра, кроме первого и последнего разр да, и сDEVICE WITH DYNAMIC CHANGE OF PRIORITY, containing input and output registers, three groups of elements AND, two groups of elements OR, with single inputs of bits of the input register connected to the corresponding inputs of the device, the single output of each bit of the input register is connected to the first input of the corresponding element And the first group, the single outputs of the bits of the output register are a group of information outputs of the device, the zero output of each bit of the input register, except the last, Connected to the corresponding inputs of all subsequent elements AND the first group, each response input group of the device's response inputs, except the first, is connected to the reset input corresponding to the bit of the input register, with the corresponding inputs of the OR elements of the first group and to the reset input of the corresponding bit of the output register, The first response of the group of response inputs of the device is connected to the reset inputs of the first bits of the input and output registers, with the first input of the first element AND of the second group and with corresponding the first input of the second element of the second group is connected to the unit output of the second bit of the output register; the first and second inputs of the remaining elements of the second group are connected respectively to the unit outputs of the corresponding bits of the input register and to the outputs of the corresponding element OR first group, the reset input of the next to last bit of the input register; connected to the corresponding input (L i the house of the last element OR of the first group, the output of the first element AND the first group Uppa is connected to a single input of the first discharge of the output D, a histor, the outputs of the elements of the first group, starting from the third, and the outputs of the elements of the third group are connected respectively to the first and 4 second inputs of even elements of the second group, zero inputs QG of the first and second EPSs the bits of the output register, the first inputs of the odd sl, elements of the second group of the second group, except the first and zero, and the inputs of the output register are connected to the device reset input, the zero output of each bit of the output register is connected to the corresponding input element of the previous element AND of the first group, the corresponding inputs of elements AND of the third group, beginning with the last one, are connected, I are connected with the zero outputs of the previous ones: output register bits, except the first and last bits, and

Description

соответствующими входами всех остальных элементов И этой группы, единичные выходы разр дов выходного регистра, начина с второго, соединены с соответствующими входами последующих нечетных элементов ИЛИ второй группы, начина с третьего, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет изменени приоритета за вки в зависимости от времени прохождени ее в очереди на обслуживание и в зависимости от изменени веса сообщений, передаваемых по каналам, оно содержи группу блоков анализа значимости за вки, причем каждьй блок анализа значимости за вки содержит сдвиговый регистр, дешифратор, группу диодов, регистр, две группы элементов И, два элемента ИЛИ и счетчик, выходы сдвигового регистра соединены с входами дешифратора, вькоды которого объединены через диоды группы и соединены соответственно с единичными входами разр дов регистра, нулевые входы разр дов регистра соединены с выхода первого элемента ИЛИ, единичные выходы разр дов регистра соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены с нулевыми выходами соответствующих разр дов счетчика кроме последнего разр да, выходы элементов И первой группы соединены с единичными входами последующих разр дов счетчика, нулевые выходы разр дов счетчика соединены соответственн с первыми входами элементов И второй группы,вторые входы элементов И второй групппы соединены соответственно с нулевь1ми выходами разр дов регистра , начина с второго, выходы элементов И второй группы соединены с входами второго элемента ИЛИ, входы сбросасчетчика соединены с выходом первого элемента ИЛИ, каждьй кодовый вход устройства соединен с информационным входом сдвигового регистра соответствующего блока анализа значимости за вки, тактовьй вход сдвигового регистра каждого блока анализа значимости за вки соединен с соответствующим тактовым входом устройства , выход каждого элемента И второй группы соединен со счетным входом счетчика одноименного блока анализа значимости за вки, вход сброса устройства соединен с первыми входами первых элементов ИЛИ всех блоков анализа значимости за вки, второй вход первого элемента ИЛИ каждого блока анализа значимости за вки соединен с соответствукицим ответным входом устройства, выход второго элемента ИЛИ первого блока анализа значимости за вки соединен с вторым входом первого элемента ИЛИ второй группы, выход второго элемента ИЛИ каждого i-го (i 1,...п, п - число за вок) блока анализа значимости за вки , начина с второго, соединен с соответствующим входом ( -1)-го элемента И третьей группы.the corresponding inputs of all the remaining elements AND of this group, the single outputs of the bits of the output register, beginning with the second, are connected to the corresponding inputs of the subsequent odd elements OR of the second group, starting with the third, characterized in that, in order to expand the functionality of the device by changing the priority applications, depending on the time it takes to queue for service and depending on the change in the weight of messages transmitted through the channels, it contains a group of value analysis blocks each block of significance analysis contains a shift register, a decoder, a group of diodes, a register, two groups of AND elements, two OR elements and a counter, the outputs of the shift register are connected to the inputs of the decoder, the codes of which are combined through the diodes of the group and connected respectively to the unit the inputs of the register bits, the zero inputs of the register bits are connected to the output of the first element OR, the unit outputs of the register bits are connected respectively to the first inputs of the AND elements of the first group, the second inputs of which x are connected to zero outputs of the corresponding bits of the counter except the last bit, outputs of elements And of the first group are connected to single inputs of subsequent bits of the counter, zero outputs of the bits of the counter are connected respectively to the first inputs of elements And of the second group, second inputs of elements And the second group are connected respectively, with the zero outputs of the register bits, starting with the second, the outputs of the elements AND the second group are connected to the inputs of the second element OR, the reset inputs of the counter are connected to the output of the first element OR, each code input of the device is connected to the information input of the shift register of the relevant value analysis block, the clock input of the shift register of each value analysis block is connected to the corresponding clock input of the device, the output of each element of the second group is connected to the counting input of the counter of the same name value analysis block of the application, the device reset input is connected to the first inputs of the first elements OR all the value analysis blocks of the application, the second input of the first the OR element of each value analysis block of the application is connected to the corresponding input of the device, the output of the second OR element of the first value analysis block is connected to the second input of the first OR element of the second group, the output of the second OR element of each i-th (i 1, ... n, n is the number of applications for the block of significance analysis of the application, starting from the second, connected to the corresponding input of the (-1) -th element AND of the third group.

1one

Изобретение относитс к дискретной автоматике и вычислительной технике и может быть использовано в системе коллективного обслуживаш , в частности, дл обеспечени последовательности эффективного подключени источников информации к приемнику информации (ЭВМ), а также при разработке коммуникационных сетей св зи других типов.The invention relates to discrete automation and computing and can be used in a collective service system, in particular, to provide a sequence of efficiently connecting information sources to an information receiver (computer), as well as in developing communication networks of other types.

Известно приоритетное устройство, содержащее регистр за вок, регистр приоритетов, группы элементов И,A priority device is known that contains the order register, the priority register, the groups of elements AND,

группу счетчиков, генератор импульсов , элементы ИЛИ и триггер СОgroup of counters, pulse generator, OR elements and CO trigger

Недостатком этого устройства вл етс низка эффективность его.работы .A disadvantage of this device is the low efficiency of its operation.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату вл етс устройство с динамическим изменением приоритета, содержащее входной и выходной регистры , три группы элементов И, две группы элементов ИЛИ, группу счетчиков, причем единичные входы входного регистра соединены с входами за вок устройства, единичный выход каждого разр да входного регистра соединен с первым входом соответствующего элемента И первой группы, выходы выходного регистра вл ютс выходами устройства .The closest to the proposed technical essence and the achieved result is a device with a dynamic change of priority, containing input and output registers, three groups of elements AND, two groups of elements OR, a group of counters, and the single inputs of the input register are connected to the inputs of the device; the output of each bit of the input register is connected to the first input of the corresponding element AND of the first group, the outputs of the output register are the outputs of the device.

Однако функциональные возможности известного устройства недостаточны и не позвол ют мен ть приоритет за вок в зависимости от их значимости.However, the functionality of the known device is insufficient and does not allow changing the priority of requests depending on their importance.

Цель изобретени - расширение функциональных возможностей устройства за счет изменени приоритета за вки в зависимости от времени нахождени ее .в очереди на обслуживание и в зависимости от изменени .веса сообщений, передаваемых по каналам .The purpose of the invention is to expand the functionality of the device by changing the priority of the application depending on the time it spent in the service queue and depending on the change in the weight of messages transmitted over the channels.

Поставленна цель достигаетс тем, что в устройство с динамическим изменением приоритета, содержащее входной и выходной регистры, три группы элементов И, две группы элементов ИЛИ, причем единичные входы разр дов входного регистра соединены с соответствующими входами за вок устройства, единичный выход каждого разр да входного регистра соединен с первым входом соответствующего элемента И первой группы, единичные выходы разр дов, выходного регистра вл ютс группой информационных выходов устройства, нулевой выход каждого разр да входного регистра, кроме последнего, соединен с соответствующими входами всех последующих элементов И первой группы, каждый ответный вход группы ответных входов устройства, кроме первого, соединен с входом сброса соответствующего разр да входного регистра, с соответствующими входами элементов ИЛИ первой группы и с входом сброса соответствующего разр да выходного регистра , первьш ответный вход группы ответных входов устройства соединен с входами сброса первых разр дов входного и выходного регистров, с первьм входом первого элемента И второй группы и с соответствующими входами элементов ИЛИ первой группы второй вход первого элемента И второй группы соединен с единичным выходом второго разр да выходного регистра , первые и вторые входы остальных элементов И второй группы соединены соответственно с единичнымиThe goal is achieved by the fact that in a device with a dynamic change of priority, containing input and output registers, three groups of elements AND, two groups of elements OR, and the single inputs of the bits of the input register are connected to the corresponding inputs of the device, the unit output of each bit of the input the register is connected to the first input of the corresponding element AND of the first group, the unit outputs of bits, the output register are a group of information outputs of the device, the zero output of each bit in one register, except the last one, is connected to the corresponding inputs of all subsequent elements AND of the first group, each response input of the group of response inputs of the device, except the first, is connected to the reset input of the corresponding bit of the input register, with the corresponding inputs of the OR elements of the first group and to the reset input of the corresponding the output register bit, the first response input of the device response input group is connected to the reset inputs of the first bits of the input and output registers, with the first input of the first element And the second group and to the corresponding inputs of the first group element or a second input of the first element and the second group is connected to the output of the second unit discharge output register, the first and second inputs of the remaining AND gates are respectively connected to the second group with single

выходами соответствующих разр дов входного регистра и с выходами соответствующих элементов ИЛИ первой группы, вход сброса предпоследнего 5 разр да входного регистра соединен с соответствующим входом последнего элемента ИЛИ первой группы, выход первого элемента И первой группы соединен с единичным входом первогоthe outputs of the corresponding bits of the input register and the outputs of the corresponding elements OR of the first group, the reset input of the penultimate 5 bits of the input register is connected to the corresponding input of the last element OR of the first group, the output of the first element AND of the first group is connected to the single input of the first

10 разр да выходного регистра, выходы элементов И первой группы, начина с третьего, и выходы элементов И третьей группы соединены соответственно с первыми и вторыми входами10 bits of the output register, the outputs of the elements And the first group, starting with the third, and the outputs of the elements And the third group are connected respectively with the first and second inputs

15 четных-элементов ИЛИ второй группы, нулевые входы первого и второго разр дов выходного регистра, первые входы нечетных элементов ИЛИ второй группы, кроме первого и нулевого, и15 even-elements OR of the second group, zero inputs of the first and second bits of the output register, first inputs of the odd elements OR of the second group, except the first and zero, and

20 входы выходного регистра соединены20 inputs of the output register are connected

с входом сброса устройства, нулевой выход каждого разр да выходного регистра соединен с соответствующим входом предьздущего элемента И первой группы, соответствующие входы элементов И третьей группы, начина с последнего, соединены с нулевыми выходами предьщущих разр дов выходного регистра, кроме первого и пос-with the device reset input, the zero output of each bit of the output register is connected to the corresponding input of the previous element AND of the first group, the corresponding inputs of the AND elements of the third group, beginning with the last, are connected to the zero outputs of the previous bits of the output register, except for the first and next

0 леднего разр да, и с соответствующими входами всех остальнь:ч элементов И этой группы, единичные выходы разр дов выходного регистра, начина с второго, соединены с соответствующими входами последующих нечетных элементов ИЛИ второй группы, начина с третьего, введена группа блоков анализа значимости за вки, причем каждый блок анализа значимости за в-0 of the last bit, and with the corresponding inputs of all the rest: elements H of this group, single outputs of the bits of the output register, starting with the second, are connected to the corresponding inputs of the subsequent odd elements OR of the second group, starting with the third, a group of significance analysis blocks is introduced each unit of significance analysis for

0 ки содержит сдвиговый регистр, дешифратор , групппу диодов, регистр, две группы элементов И, два элемента ИЛИ и счетчик, выходы сдви ового регистра соединены с входами дешиф5 ратора, выходы которого объединены через диоды группы и соединены соответственно с единичными входами разр дов регистра, нулевые входы разр дов регистра соединены с выходами0 ki contains a shift register, a decoder, a group of diodes, a register, two groups of AND elements, two OR elements and a counter, the outputs of the shift register are connected to the inputs of the decoder 5, the outputs of which are connected through the diodes of the group and connected respectively to the single inputs of the register bits, the zero inputs of the register bits are connected to the outputs

0 первого элемента ИЛИ, единичные выходы разр дов регистра соединены соответственно с первыми входами элементов И первой группы, вторые вхйды которых соединены с нулевыми0 of the first element OR, the unit outputs of the register bits are connected respectively to the first inputs of the AND elements of the first group, the second inputs of which are connected to zero

5 выходами соответствующих разр дов счетчика, кроме последнего разр да, выходы элементов И первой группы соединены с- единичньми входами последую1щх разр дов счетчика, нулевые вьвсоды разр дов счетчика соответственно соединены с первыми входами элементов И второй группы, вторью входы элементов И второй группы соединены соответственно с нулевыми выходами разр дов регистра, начина с второго, выходы элементов И второй группы соединены с входами второго элемента ИЛИ, входы сброса счетчика соединены с выходом первого элемента ИЛИ, каждьй кодовый вход устройства соединен с информационным входом сдвигового регистра соответствующего блока анализа значимости за вки, тактовый вход сдвигового регистра каждого блока анализа значимости за вки соединен с соответствующим тактовым входом устройства, выход каждого элемента И второй группы соединен со счетным входом счетчика одноименного блока анализа значимости за вки, вход сброса устройства соединен с первыми входами первых элементов ИЛИ всех блоков анализа значимости за вки, второй вход первого элемента ИЛИ каждого блока анализа значимости за вки соединен с соответствующим ответным входом уст-ч ройства, выход второго элемента ИЛИ первого блока анализа значимости за вки соединен с вторым входом первого элемента ИЛИ второй группы, выход второго элемента ИЛИ каждого i-го ( i 1, ..., п, 1л- число за вок) блока анализа -значимости за в1 Й, начина с второго, соединен с соответствующим входом ( i -1)-го элемента И третьей группы. На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2 структурна схема блока анализа значимости а вки. Устройство содержит входной регистр 1, разр ды г, входного регистра , группу элементов И 2, группу элементов ИЛИ 3-,- Зп.2 группу элементов И 4;,-4, , группу блоков 5 -64 анализа значимости за вки, группу элементов И .2 группу элементов ИЛИ 7, выходной регистр 8, разр ды вькодного регистра 8, группу, информационных выходов устройства, группу информа ционных входов устройства, группу ответных входов устройства, вход 12 сброса устройства , группу тактовых входов . устройства, входы . Блок анализа значимости за вки содержит элементы ИЛИ 15 и 16, группу блоков 17, -17 , регистры 18, разр ды регистра 18, группу элементов И . , группу элементов И разр ды 21 счетчика, дешифратор 22, регистр 23 сдвига. Устройство работает следунщим образом. После включени питани все триггеры счетчика, триггеры 1-,1 входного и , выходного регистров , триггеры регистров устанавливаютс в исходное (нулевое) состо ние сигналом, поступающим по входу 12. На счетные входы 14.-14. поступают числа, характеризирующие веса сообщений , передаваемых по каналам. Тактовыми импульсами, поступающими по группе TaKTOBjiK входов 13.-134 устройства, эти числа записываютс соответственно в сдвиговые регистры 23 соответствующих блоков 5, в результате чего происходит преобразование информации из последовательного кода в параллельный. По окончании записи весов сообщений происходит считывание информации параллельным кодом в дешифраторы 22 блоков 5, в результате чего на одном из выходов дешифратора 22 по вл етс сигнал . Этот сигнал с помощью диодов 17.,-17„ каждого блока 5 поступает на предьщущие единичные входы разр дов 18 .,-18 и переводит их в единичные состо ни , в результате чего на единичных выходах регистра 18 по вл ютветствующие элементы И 20 20„. Группа элементов И 19,-19,., каждого блока счета служит дл устранени установки Коэффи1щента пересчета счетчиков блоков 5 меньше заданной величины. Так, например, дл коэффициента пересчета,равного i , первые i-1 элементов И ,, закрьшаютс соответственно сигналами с нуевых выходов разр дов регистра ( i - коэффициент пересчета счетчика блока 5). Таким образом, в блоках устанавливаютс небходимые коэффициенты пересчета четчиков блоков 5 на основе веса ообщений в каналах. После этого ачинаетс обслуживание за вок. При поступлении за вки на обслуживание по одному из входов, например 10,, триггер 1 устанавливаетс в единичное состо ние. С его нулевого выхода сигналом нулевого уровн элементы И 2 и 2„ удерживаютс в закрытом состо нии. Сигнал единичного уровн с единич ного выхода триггера Ig поступает на вход элементов И 2 и 4 , Так как на остальньк входах элемента И 2 присутствуют сигналы единичного уровн (с нулевых )выходов разр дов 1,, 1 и с нулевых выходов разр дов 8 и 8„) то элемент И 2 открываетс , сигнал через элемент ИЛИ 7 поступает на единичный вход разр да 8- выходного регистра 8 и приводит последний в единичное состо ние. С единичного выхода разр да 8j сигнал поступает по вькоду 9 . Начинаетс обслуживание за вки по данному каналу. При поступлении за вки на обслуживание от более приоритетных источников информации, например, по входу lOj триггер 2 устанавливаетс в единичное состо ние. Однако обслуживание этой за вки не осуществл етс до окончани обслуживани за вки , поступившей по входу 10, так как сигналом с нулевого выхода триггера 8. элемент 2„ закрьшаетс . Пусть во врем обслуживани за вки по входу. lOj и при наличии запроса по входу lOj приходит запрос по входу 10.. При этом триггер 12 устанавливаетс в единичное состо ние и сигналом с его единичного выхода подготавливаетс к работе элемент И 4 . После завершени обслуживани за вки по входу lOj по входу 11j из устройства управлени ЭВМ подаетс импульс сброса в ноль разр дов 1, 8j и блока Sj, Этим же импульсом через элемент ИЛИ 3 и И 4 на разр де 21 счетчика записываетс единица . После установки разр да 8 в нулевое состо ние начинаетс обслуживание за вки по входу 10j, который имеет больший приоритет по сравйени с входом 10 . По окончании обслуживани за вки по входу 10, импульсом 11 значение счетчика в от входа 2 блоке 5.J, увеличиваетс на единицу. Если за врем ожидани за вки на обслуживание по входу 10 обслуживаютс еще две за вки по более приоритетным входам 10 , то происходит переполнение счетчика в блоке Sj (пусть в данный момент коэффициент пересчета счетчика в блоке 5, установлен равный четырем). При переполнении счетчика в блоке с его выхода снимаетс сигнал единичного уровн , который через элементы И 19, ИЛИ 16, элемент И 6, открытый по остальным входам сигналами единичного уровн с нулевьк выходов разр дов 2-8 и с выхода элемента ИЛИ 7, поступает на единичный вход разр да 8 , с единичного выхода которого на выход 9 поступает сигнал единичного уровн , что свидетельствует о начале обслуживани за вки, поступившей по вхоДУ 10, Одновременно с единичного выхода разр да 8 сигнал через соответствующий элемент ИЛИ 7 поступает на нулевой вход разр да 8 и удерживает его в нулевом состо нии, что исключает возможность прохождени сигнала на обслуживание за вки по входу 10 „ при одновременном переполнении счетчиков в блоке 5,, Кроме того, с нулевого выхода триггера 8. сигнал нулевого уровн блокирует входы элементов И более приоритетгых каналов и вход элемента И 6j менее приоритетного канала, что в первом случае исключает обслуживание за вок по всем более приоритетным каналам во врем обслуживани за вки по входу 10, а во втором обеспечивает приоритетность обслуживани за вок по сигналам, поступающим от блоков 5 при одновременном переполнении нескольких счетчиков в нескольких блоках 5, Применение изобретени позвол ет расширить функциональные возможности устройства за счет изменени приоритета поступающих за вок с учетом их значимости.5 outputs of the corresponding bits of the counter, except for the last bit, the outputs of the elements of the first group are connected with the single inputs of the next bits of the counter, zero outputs of the bits of the counter respectively are connected to the first inputs of the elements of the second group, the second inputs of the elements of the second group are connected respectively with zero outputs of register bits, starting from the second, the outputs of the elements of the second group are connected to the inputs of the second element OR, the reset inputs of the counter are connected to the output of the first element OR, each The code input of the device is connected to the information input of the shift register of the relevant significance analysis block, the clock input of the shift register of each block of significance analysis is connected to the corresponding clock input of the device, the output of each element I of the second group is connected to the counting input of the counter of the same name block of significance analysis for device reset input is connected to the first inputs of the first elements OR of all blocks of analysis of the significance of the application, the second input of the first element OR of each block and the analysis of the significance of the application is connected to the corresponding response input of the device, the output of the second element OR of the first block of analysis of the significance of the application is connected to the second input of the first element OR of the second group, the output of the second element OR of each i-th (i 1, ... , n, 1l is the number of requests) of the block of analysis of significance for B1, starting from the second, connected to the corresponding input of the (i -1) -th element AND of the third group. FIG. 1 shows a block diagram of the proposed device; FIG. 2 is a block diagram of the analysis of the significance of arcs. The device contains an input register 1, bits d, the input register, a group of elements AND 2, a group of elements OR 3 -, - An.2 group of elements AND 4;, - 4, a group of blocks 5 -64 of the significance analysis, a group of elements And .2 group of elements OR 7, output register 8, bits of code register 8, group, device information outputs, device information input group, device response input group, device reset input 12, group of clock inputs. devices, inputs. The block of analysis of the significance of the application contains the elements OR 15 and 16, the group of blocks 17, -17, the registers 18, the bits of the register 18, the group of elements I. , a group of elements And bits 21 counters, decoder 22, shift register 23. The device works as follows. After the power is turned on, all the trigger triggers, triggers 1, 1 of the input and, output registers, triggers of the registers are set to the initial (zero) state by a signal on input 12. On counting inputs 14.-14. numbers describing the weights of messages transmitted through the channels are received. By the clock pulses arriving at the group TaKTOBjiK of the inputs 13. — 134 devices, these numbers are written respectively to the shift registers 23 of the corresponding blocks 5, as a result of which the information is converted from a serial code to a parallel one. After the recording of the message weights is completed, the information is read by a parallel code into the decoders 22 of the blocks 5, as a result of which a signal appears on one of the outputs of the decoder 22. This signal by means of diodes 17., - 17 „of each block 5 enters the previous single inputs of bits 18., - 18 and translates them into single states, as a result of which there are 20 elements that appear on the unit outputs of register 18 . The group of elements And 19, -19,., Of each block of the bill serves to eliminate the installation of the Scale factor of the recalculation of the counters of the blocks 5 less than the specified value. Thus, for example, for a conversion factor of i, the first i – 1 of the AND elements are filled with signals from the zero outputs of the register bits (i is the conversion factor of the block counter 5), respectively. Thus, in the blocks, the required conversion factors of the block 5 rulers are set based on the weight of the messages in the channels. After that, the service quotes start. When a service request arrives at one of the inputs, for example, 10, trigger 1 is set to one. From its zero output, the signal of the zero level of the elements And 2 and 2 are kept in the closed state. The signal of the unit level from the unit output of the trigger Ig is fed to the input of the And 2 and 4 elements, since the remaining inputs of the And 2 element contain signals of the unit level (from zero) outputs of bits 1, 1 and from zero outputs of bits 8 and 8 ") Then the AND 2 element opens, the signal through the OR 7 element is fed to the single input of bit 8 of the output register 8 and brings the latter into the single state. From the single output of the bit 8j, the signal arrives according to code 9. Starts servicing applications for this channel. When applying for service from higher-priority information sources, for example, at input lOj, trigger 2 is set to one. However, this application is not serviced until the end of the service received at input 10, since the signal from the zero output of the trigger 8. element 2 "closes. Let during the service of the application at the entrance. lOj and if there is a request on input lOj, a request comes in on input 10. In this case, the trigger 12 is set to one state and the AND 4 element is prepared for operation with a signal from its single output. After completion of servicing the application at input lOj, input 11j from the computer control device supplies a reset pulse to zero bits 1, 8j and block Sj, the same pulse through the element OR 3 and AND 4, unit one is recorded at bit 21 of the counter. After setting bit 8 to the zero state, service is started on entry 10j, which has a higher priority than on entry 10. Upon completion of servicing the application at input 10, by pulse 11, the value of the counter in from input 2 at block 5.J is increased by one. If, during the waiting period for a service request, two more applications are served on entry 10 for higher-priority inputs 10, then the counter overflows in block Sj (suppose at the moment that the counter conversion factor in block 5 is set to four). When the counter overflows in the block, a unit-level signal is taken from its output, which is through elements AND 19, OR 16, And 6, opened by the other inputs with unit level signals from zero outputs of bits 2-8 and from the output of OR 7, goes to a single input of bit 8, from a single output of which a single level signal arrives at output 9, which indicates the start of service of the application received on input 10; At the same time from a single output of bit 8, the signal goes through the corresponding element OR 7 to zero input Rule 8 and keeps it in the zero state, which excludes the possibility of passing a signal to service the application on input 10 "while overflowing the counters in block 5". Moreover, from the zero output of the trigger 8. the zero signal blocks the inputs of the elements And more the priority channels and the input of the AND 6j element of the lower priority channel, which in the first case excludes servicing of the queuing request on all higher priority channels during servicing of the application at input 10, and in the second case, ensures the priority of servicing the queuing demand of to the signals coming from blocks 5 while simultaneously overflowing several counters in several blocks 5, the application of the invention allows the functionality of the device to be expanded by changing the priority of the incoming requests based on their importance.

ю, 11, а, Wf rif Пг Юз ttj j « п ut Ю ,u, 11, a, Wf rif Pg Hughes ttj j "n ut Yu,

чh

jf jf

II

. .

11,eleven,

-, - rerBiJ-.,- . ....J... .f -, - rerBiJ -., -. .... J ... .f

2323

1212

tintin

0Ut.l0Ut.l

Claims

DEVICE WITH DYNAMIC PRIORITY CHANGE, containing input and output registers, three groups of AND elements, two groups of OR elements, with the unit inputs of the bits of the input register connected to the corresponding inputs of the device requests, the unit output of each bit of the input register connected to the first input of the corresponding element And the first group , the individual outputs of the bits of the output register are a group of information outputs of the device, the zero output of each bit of the input register, except for the last one, is connected the corresponding inputs of all subsequent elements AND of the first group, each response input of the group of response inputs of the device, except the first, is connected to a reset input corresponding to the discharge of the input register, with the corresponding inputs of the OR elements of the first group and to the reset input of the corresponding discharge of the output register, the first response input the group of response inputs of the device is connected to the reset inputs of the first bits of the input and output registers, with the first input of the first element AND of the second group and with the corresponding inputs OR elements of the first group, the second input of the first element AND of the second group is connected to the unit output of the second bit of the output register, the first and second inputs of the remaining elements of the second group are connected respectively to the unit outputs of the corresponding bits of the input register and to the outputs of the corresponding elements of the first group, reset input the penultimate digit of the input register; connected to the corresponding input of the last OR element of the first group, the output of the first AND element of the first group is connected to a single input the house of the first category of the output register, the outputs of the AND elements of the first group, starting from the third, and the outputs of the elements AND of the third group are connected respectively to the first and second inputs of the even elements of the OR of the second group, the zero inputs of the first and second bits of the output register, the first inputs of the odd. elements OR the second group, in addition to • the first and zero, and the inputs of the output register are connected to the reset input of the device, the zero output of each bit of the output register is connected to the corresponding input of the previous element And the first nN, corresponding inputs of the AND of the third group from the last, soe-, dinenys previous zero outputs: output register bits, except the first and the last digit, and

1 142835 by the corresponding inputs of all other elements AND of this group, the unit outputs of the bits of the output register, starting from the second, are connected to the corresponding inputs of the subsequent odd elements OR of the second group, starting from the third, characterized in that, in order to expand the functionality of the device by changing the priority of the application, depending on the time it takes in the service queue and depending on the change in the weight of messages transmitted over the channels, it contains a group of significance analysis blocks and applications, and each application significance analysis unit contains a shift register, a decoder, a group of diodes, a register, two groups of AND elements, two OR elements and a counter, the outputs of the shift register are connected to the inputs of the decoder, the outputs of which are combined through the group diodes and connected respectively to unit the inputs of the register bits, the zero inputs of the register bits are connected to the outputs of the first OR element, the individual outputs of the register bits are connected respectively to the first inputs of the AND elements of the first group, the second inputs are ryh are connected to the zero outputs of the corresponding bits of the counter, except for the last bit, the outputs of the elements of the first group are connected to the unit inputs of the subsequent bits of the counter, the zero outputs of the bits of the counter are connected respectively to the first inputs of the elements of the second group, the second inputs of the elements of the second group are connected respectively to zero outputs of the register bits, starting from the second, the outputs of the AND elements of the second group are connected to the inputs of the second OR element, the counter reset inputs are connected to the output of the first of the OR element, each code input of the device is connected to the information input of the shift register of the corresponding unit of analysis of the significance of the application, the clock input of the shift register of each analysis unit of the significance of the application is connected to the corresponding clock input of the device, the output of each element AND of the second group is connected to the counting input of the counter of the analysis unit of the same name the significance of the application, the reset input of the device is connected to the first inputs of the first elements OR of all blocks of analysis of the significance of the application, the second input of the first element nt OR of each block of analysis of the significance of the application is connected to the corresponding response input of the device, the output of the second element OR of the first block of analysis of the significance of the application is connected to the second input of the first element of the second group, the output of the second element of each i-th (i = 1, ... η , η is the number of applications) of the application significance analysis unit, starting from the second, connected to the corresponding input (i-1) -ro of the AND element of the third group.