SU1140165A1

SU1140165A1 - Storage register

Info

Publication number: SU1140165A1
Application number: SU823416242A
Authority: SU
Inventors: Леонтий Константинович Самойлов; Николай Иванович Чернов; Юрий Иванович Рогозов; Виктор Владимирович Гайворонский
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1982-03-29
Filing date: 1982-03-29
Publication date: 1985-02-15

Abstract

ЯЧЕЙКА ПАМЯТИ, содержаща в каждом из четырех каскадов первый и второй п - р - п ключевые транзисторы , база пердого п - р - п ключевого транзистора соединена с первым KOJtnejtTopoM второго п - р - п ключевого транзистора, тактирующий п - .р - п-транзистор, база которого соединена с тактовой шиной, опорный п - р - п-транзистор, база которого соединена с эмиттерами п т р - п ключевых транзисторов и общей шиной, a эмиттер - с источником питани , колпекторы - с базами соответствующих п - р - п-транзисторов, отличающа с тем, что, с целью повышени надежности за счет точной установки выходных значений токов чейки пам ти, в нее введены первый, второй, третий и четвертый п - р -птранзисторы св зи, a в каждый каскад, кроме последнего, введены третий п - р - п ключевой транзистор, первый и второй п - р - п согласукнцие транзисторы, в 1етвертый каскад введены первый блокировочный и первый согласующий п - р - п-транзисто- ры, причем первый коллектор тактирующего п - р - п-транзистора соединен с тактовой шиной, второй коллектор с базой первого п - р - п-транзисто- pa св зи, другие коллекторы - с базами и первыми коллекторами третьих п - р - п ключевых транзисторов и вторьми коллекторами вторых п - р - п ключевых транзисторов, первый коллектор первого п - р - п транзисто- pa са зи соединен с базой и первым коллектором второго, п - р - п-транзистора св зи, второй коллектор которого соединен с первым коллектором третьего п - р - п-транзистора св зи, базой и соответствующим коллектором второго п - р - п ключевого транзистора первого каскада чейки пам ти, второй коллектор третьего п - р - п транзистора св зи, соединенный с его базой и входной шиной, подключен к коллектору п - р - п-транзистора св зи, база которого соединена с вторым коллектором первого п - р - п4 транзистора св зи, первый коллектор О первого п - р - п ключевого транзистора соединен с его базой, второй Sb Dn коллектор соединен с базой первого п - р - п ключевого транзистора последукицего каскада, причем второй коллектор первого согласующего п - р - п-транёистора четвертого каскада соединен с базой первого п - р - п ключевого транзистора первого каскада чейки пам ти, a третий коллектор вл етс выходом чейки пам ти, база второго согласующего п - р - п-транзитора первого, второго и третьего каскадов чейки пам ти соединена с его первым коллектором и вторым коллектором третьегоMEMORY CELL, containing in each of the four cascades the first and second n - p - n key transistors, the base of the first p - p - n key transistor is connected to the first KOJtnejtTopoM of the second n - p - n key transistor, clocking n - .p - n - the transistor whose base is connected to the clock bus, the reference p - p - n transistor, the base of which is connected to the emitters of the p r p - n key transistors and the common bus, the emitter to the power source, the coil vector to the bases of the corresponding p - p p-transistors, characterized in that, in order to increase reliability due to the precise setting of the output values of the currents of the memory cell, the first, second, third and fourth p - p transistors of the communication are entered into it, and the third p - p - p key transistor is entered into each cascade except the last, the first and second n - p - p matching transistors, the first blocking and first matching n - p - n transistors are entered in the fourth stage, the first collector of the switching n - p - n transistor connected to the clock bus, the second collector with the base of the first n - p - p-transistor pa of communication, other collectors - with bases and first the third collectors of the third p - p - p key transistors and the second collectors of the second p - p - p key transistors, the first collector of the first p - p - p transistor is connected to the base and the first collector of the second, p - p - p transistor connection, the second collector of which is connected to the first collector of the third p - p - n - transistor of the communication, the base and the corresponding collector of the second p - p - p key transistor of the first cascade memory cell, the second collector of the third p - p - p transistor connected to its base and input bus, Connected to the collector n - p - n transistor of communication, the base of which is connected to the second collector of the first n - p - n4 communication transistor, the first collector O of the first n - p - n key transistor is connected to its base, the second Sb Dn collector is connected The base of the first p - p - p key transistor of the post cascade, the second collector of the first matching p - p - n transistor of the fourth cascade is connected to the base of the first p - p - p key transistor of the first cascade memory cell, and the third collector is the output memory cells, base second A matching n - p - p transistor of the first, second and third stages of the memory cell is connected to its first collector and the second collector of the third

Description

n - р - n ключевого транзистора и третьим коллектором второго n - р - n ключевого транзистора, второй коллектор второго n - р - n согласующего транзистора соединен с базой и соответствующим коллектором второго n - р - n ключевого транзистора последующего каскада чейки пам ти , база и коллектор блокировочного n - р - n - транзистора подключены к соответствующим . объединенным коллекторам пер вого и второго n - р - n - ключевых транзисторов.n - p - n key transistor and the third collector of the second n - p - n key transistor, the second collector of the second n - p - n matching transistor is connected to the base and the corresponding collector of the second n - p - n key transistor of the subsequent memory cell cascade, base and the collector of the blocking n - p - n - transistor is connected to the corresponding. the combined collectors of the first and second n - p - n - key transistors.

Изобретение относитс к вычитательной технике и предназначено дл построени БИС.The invention relates to a subtraction technique and is intended to build an LSI.

Известны инжекционные чейки пам ти , содержаоще триггер на n - р - п-транзисторах и инжектирующие р - n - р-транзисторы, коллекторы которых соединены с базами n - р - п-транзисторов СО.Injection memory cells are known that contain a trigger on n - p - n transistors and inject p - n - p transistors, the collectors of which are connected to the bases n - p - n transistors CO.

Недостатками известных чеек вл ютс незначительные функциональные возможности, ограниченные одновходовой операцией сдвига информации , и ограничение по количеству запоминаемых входных уровней. . The disadvantages of the known cells are the insignificant functionality limited by the single-step operation of shifting information, and the limitation on the number of memorized input levels. .

Известна также схема динамического логического злемента, содержащего триггер на n - р - п-транзисторах , инжектирующие р - n - ртранзисторы , базы которых соединены с эмиттерами n - р - п-транзисторов и шиной нулевого потенциала.The scheme of a dynamic logic element containing a trigger on n - p - n transistors, injecting p - n - transistors, the bases of which are connected to emitters of n - p - n transistors and a zero potential bus, is also known.

Схема имеет более широкие функциональные возможности, однако может оперировать цифровыми сигналами лишь двух логических уровней.The circuit has wider functionality, however, it can operate with digital signals of only two logical levels.

Наиболее близкой к предлагаемой вл етс чейка пам ти, котора содержит триггеры-компараторы, входной р n - р-транзистор, коллекторы которого соответственно соединены с базами первых n - р - п-транзисторов триггеров, схема содержит также блокировочный многоколлектор ный n - р - п-тран8истор, опорный многоколлекторный р - n - р-транзистор , р - n - р-транзистор св зи, коллекто которого соответственно соединены с базами триггеров-компараторов , эмиттер - с базой блокировочного транзистора и тактовой шиной , эмиттеры n - р - п-транзисторо и базы р - n - р-транзисторов объеднены с шиной нулевого потенциала 2JClosest to the proposed is a memory cell, which contains the trigger-comparators, the input p n is a p-transistor, the collectors of which are respectively connected to the bases of the first n - p - n transistors of the trigger, the block also contains a blocking multi-collector n - p - p-transistor, multi-column reference p-n-p-transistor, p-n -p-transistor communication, the collector of which is respectively connected to the bases of the trigger-comparators, the emitter-to the base of the blocking transistor and clock bus, emitters n-p-p transistor and base p - n - p-transistors are connected to a zero-potential bus 2J

К недостаткам известного устройства относ тс использование генератора опорных импульсов; использование различных источников напр жени дл записи входной информации и ее хранени , что неизбежно приводи к неоднозначности результатов; использование в качестве разв зываюпщх горизонтальных р - n - р-транзисторов , которые в силу своей электрофизической симметрии Требуют соблюдени строгого потенциального режима , т.е. требуют на выходе устройства использовать схему с низким входным сопротивлением. Все это приводит к. усложнению и удорожанию технологии изготовлени указанного устройства в микроэлектронном исполнении .The disadvantages of the known device include the use of a reference pulse generator; the use of various voltage sources to record input information and its storage, which inevitably leads to ambiguous results; the use of horizontal p - n - p transistors as development ones, which, due to their electrophysical symmetry, require adherence to a strict potential mode, i.e. require the output device to use a circuit with a low input impedance. All this leads to the complication and rise in price of the technology for manufacturing the specified device in microelectronic design.

Цель изобретени - повышение надежности чейки пам ти за счет точной установки выходных значений токов .The purpose of the invention is to increase the reliability of the memory cell by accurately setting the output values of the currents.

Поставленна цель достигаетс тем, что чейка пам ти, содержаща в каждом из четырех каскадов первый и второй n - р - n ключевые транзисторы , база первого n - р - n ключевого транзистора соединена с первым коллектором второго n - р - n ктаочевого транзистора, тактирующий n - р - п-транзистор, база которого соединена с тактовой шиной, рпорн n - р п-транзистрр, база которого соединена с эмиттерами n - р - n ключевых транзисторов и общей шиной, а эмиттер - с источником питани , коллекторы - с базами соответствуюпц1х n - р - п-транзисторов , дополнительно содержит первый, второй, третий и четвертый n - р - п-транзисторы св зи, а в каждый каскад, кроме последнего, введены третий n - р - n ключевой транзистор , первый и второй п - р - п согласующие транзисторы, в четвертый каскад введены первьй блокировочный и перТвый согласующий п - р - птранзисторы , причем первый коллектор тактирукнцего п - р - п-транзистора соединен с тактовой шиной, второй коллектор - с базой первого п - р - птранзистора св зи, другие коллекторы - с базами и первыми коллекторами третьих п - р - п ключевых транзисторов и вторыми коллекторами вторых п - р - п ключевых транзисторов, первый коллектор первого п - р - птранзистора св зи соединен с базой и первым коллектором второго п - р - птранзистора св зи, второй коллектор которого соединен с первым коллектором третьего п - р - п-транзистора св зи, базой и соответствующим коллектором второго п - р - п ключевого транзистора первого каскада чейки пам ти, второй коллектор третьего п - р - п-транзистора св зи, соединенный с его базой и входной шиной, подк1почен к коллектору п - р - птранзистора св зи, база которого соединена с вторым коллектором первого п - р - п-транзистора св зи, первый коллектор первого п - р - п ключевого транзистора соединен с его базой, а второй коллектор соединен с базой первого п - р - п ключевого транзистора последующего каскада, причем второй коллектор первого согласующего п -р - п-транзистора четвертого каскада соединен с базой первого п - р ключевого транзистора первого каскада чейки пам ти, а третий коллектор вл етс выходом чейки пам ти, база второго согласующего п - р - птранзистора первого, второго и третьего каскадов чейки пам ти соединена с его первым коллектором и вторым коллектором третьего п - р - п ключевого транзистора и третьим коллектором второго п - р - п ключевого транзистора, .второй коллектор второг п - р - п согласующего транзистора соединен с базой и соответствующим коллектором второго п - р - п ключевого транзистора последующего каскда чейки пам ти, база и коллектор блокировочного п - р - п- транзистора подключены к соответствующим объедиНевньн коллекторам первого и второго п - р - О ктаочевых транзисторов .The goal is achieved by the fact that the memory cell containing the first and second n - p - n key transistors in each of the four stages, the base of the first n - p - n key transistor is connected to the first collector of the second n - p - n ktaochevogo transistor, clocking n - p - p-transistor, the base of which is connected to the clock bus, pnn - p p-transistor, the base of which is connected to emitters n - p - n key transistors and a common bus, and the emitter - to the power source, collectors - to the bases corresponding n - p - p-transistors, additionally containing t the first, second, third and fourth n - p - n - transistors of communication, and in each cascade, except the last, the third n - p - n key transistor, the first and second p - p - n matching transistors, are introduced, in the fourth cascade The first blocking and first matching n - p - ptranzistors are introduced, the first collector of the tactics n - p - n transistor is connected to the clock bus, the second collector - with the base of the first n - p - transistor of the communication, the other collectors - with the bases and the first collectors third p - p - p key transistors and second collectors the second p - p - p key transistors, the first collector of the first p - p - ptransistor of communication is connected to the base and the first collector of the second n - p - ptransistor of communication, the second collector of which is connected to the first collector of the third p - p - n transistor of the base, and the corresponding collector of the second p - p - n key transistor of the first cascade memory cell, the second collector of the third p - p - n transistor of the communication, connected to its base and input bus, is connected to the collector p - p - transistor of St. zi, whose base is connected to the second call the first p – p – p – p transistor of the communication transistor, the first collector of the first p – p – p key transistor is connected to its base, and the second collector is connected to the base of the first p – p – n key transistor of the subsequent cascade, and the second collector of the first matching p The p-p transistor of the fourth stage is connected to the base of the first p-p key transistor of the first cascade of the memory cell, and the third collector is the output of the memory cell, the base of the second matching p-p-transistor of the first, second and third cascade memory cells connected and with its first collector and second collector of the third p - p - p key transistor and the third collector of the second p - p - p key transistor, the second collector second p - p - n of the matching transistor is connected to the base and the corresponding collector of the second p - p - The key transistor of the subsequent memory cell, the base and the collector of the blocking p - p - p - transistor are connected to the respective combined collectors of the first and second p - p - O transistors.

На фиг. 1 приведена электрическа принципиальна схема чейки пам ти д четырехуровневого входного сигнала; на фиг. 2 - функциональна схема устройства, по сн юща принцип ее работы; на фиг. 3 - временна диаграмма работы устройства.FIG. 1 shows an electrical circuit diagram of a memory cell of a four-level input signal; in fig. 2 is a functional diagram of the device, explaining its principle of operation; in fig. 3 - time diagram of the device.

Ячейка пам ти (фиг. 1) содержит многоколлекторный п - р - п-транзистор 1, св зан тактирующий многоколлекторный п - р - п-транзистор 2, п - р - п-транзисторы 3, 4 и 5 св зи , первые ключевые многоколлекторные п - р - п-транзисторы 6-9, вторые ключевые п - р - п-транзисторы 10-13, третьи ключевые многоколлекторные п - р - п-транзисторы 14, 15 и 16, блокировочные п - р - п транзисторы J7-20, согласующие п - р - п-транзисторы 21-27, опорный многоколлекторный р - п - ртранзистор , который дл облегчени чтени чертежа обозначен источниками тока, каждый из которых есть коллектор опорного р - р - р-транзистора , величина токов обозначена цифрами в относительных единицах, причем величины токов устанавливаютс путем изменени соотношений длин базовой и инжектирующей р-областей.The memory cell (Fig. 1) contains a multi-collector n - p - n-transistor 1, a coupled multi-collector n - p - n-transistor 2, n - p - n transistors 3, 4 and 5 communication, the first key multi-collector n - p - n transistors 6-9, second key n - p - n transistors 10-13, third key multi-collector n - p - n transistors 14, 15 and 16, blocking n - p - n transistors J7-20 , matching p - p - p transistors 21-27, the reference multicollector p - n - rtransistor, which for ease of reading the drawing is indicated by current sources, each of which is a collector the reference p - p - p transistor, the magnitude of the currents is indicated by numbers in relative units, and the magnitudes of the currents are set by changing the ratios of the lengths of the base and injecting p-regions.

База транзистора 1 соединена с вторым коллектором транзистора 2 и с одним из коллекторов транзистора 28, база и первый коллектор транзистора 2 соединены с тактовой шиной, коллектор транзистора 1 соединен с базой и коллектором транзистора 5 и источником тока величиной 3 единицы , второй коллектор транзистора 1 соединен с источником тока (0,5 единиц ) и базой транзистора 4, коллектор которого соединен с входной шино базой и первым коллектором транзисто ра 3, вторые коллекторы транзисторов 3 и 5, соединены с базой и первым -коллектором транзистора 10, вторые коллекторы,транзисторов 10-13 соединены соответственно с базой и первым коллектором транзисторов 6-9 и вторыми коллекторами согласуюо(их транзисторов 27, 21, 23 и 25, коллекторы транзистора 2 соедийены соответственно с базой и первым коллектором транзисторов 14, 15 и 16, третьими коллекторами транзисторов 10, 11 и 12, четвертые коллекторы транзистоI ров 10-13 соединены соответственно с коллекторами транзисторов 17-20, вторыми коллекторами транзисторов 6-9, базой и первым коллектором согласующих транзисторов 21, 23, 25 и 27, п тые коллекторы транзисторов . 10-13 соединены соответственно с ба зой транзисторов 17-20 и третьими коллекторами транзисторов 6-9, шестые коллекторы транзисторов 10-13 соединены с вторыми коллекторами транзисторов 14, 15 и 16, базой и первьо 1 коллектором транзисторов 22, 24 и 26. На г. 2 изображены элементы 28 34, объединенные в функциональную схему чейки пам ти. Работает устройство в двух режимах: режиме записи и редаше хранени . Дл четырехуровневой чейки подаютс тактирующие импульсы ампли тудой 2 единицы - дл записи, 3 еди ницы - дл хранени записанной инфор мации (фиг. 3). Рассмотрим работу устройства по функциональной схеме (фиг. 2). Тактирующие импульсы подаютс на входной муль- иплексор - транзисторы 1, 3, 4 и 5 (фиг. 1), который подключает в режиме записи на первые входел элементов 28 и 32 входной ток а на второй вход элементов 32, 33 и 34 - ток, равный 3 единицам в режиме хранени на первые входы элементов 28 и 32 подаетс сигнал вели чиной 3 единицы, а на второй вход элементов 32, 33 и 34 - ток величиной 2 единицы. Логические элементы 28-34. реализуют функцию ГХ,, при х X min(x ; Xj) + 1 1«. При X X Если чейка пам ти хранит нулево сигнал, т.е. на выходе элемента 31 формируетс сигнал нулевого уровн , то, так как на втором входе элемента 28 формируетс сигнал величиной единицы, выход элемента 28 имеет сигнал единичного уровн , на первом входе элемента 32 формируетс сигнал 3 единицы, на втором входе г 2 единицы, на входе элемента 32 сигнал 3 единицы. Аналогичные значе ни сигналов формируютс на выходах элементов 33 и 34. Таким образом, на выходе элемента 29 присутствует сигнал 2 единицы,ла выходе элемента 30-3 единицы, на выходе элемента 31 - нулевой сигнал, который подает . 5 с на первый вхбд элемента 28. Следовательно , цепь замкнута и на выходе чейки пам ти посто нно сохран етс нулевой сигнал до прихода импульса записи. Если по тактовому импульсу на первые входы элементов 28 и 32 подаетс сигнал единичного уровн , на выходах Элементов 28, 29 и 30 сохран ютс значени сигналов, равных 1, 2 и 3 единицам, а на выходах элементов 32, 33 и 34 соответственно устанавливаютс значени сигналов равных 2, 3 и О единицам. Таким образом, через некоторое врем после пода-чи тактового импульса на первом входе элемента 31 формируетс сигнал 3 единицы , на втором - О единиц, а на выходе устройства - единичный сигнал, равный входному сигналу (единичный уровень). При этом на выходах элементов 28, 29 и 30 соответственно устанавливаютс сигналы 2, 3 И О единиц. Подача на тину управлени сигнала хранени (сигнала трех уровней.) приводит к установлению на выходах элементов 32, 33 и 34 уровней сигналов,равных 3 единицам, а элементы 28-31 Сохран ют с-вое состо ние. По данной структуре возможно построить N-уровневую чейку пам ти. Транзисторы 1-5 (фиг. 1) обеспечивают управление чейкой пам ти, подключают к ней управл ющие и входной сигналы. Элемент 28 (фиг. 2) выполнен на транзисторах 6, 10, 17 и 27, элемент 32 выполнен на транзисторах 10 и 14, элемент 29 построен на транзисторах 21, 22, 7, 11, 15 и 18, элемент 33 - на транзисторах 22, 11, 15 и 18, элементы 30 и 31 соответственно состо т из транзисторов 23, 24, 8, 12, 19, 25, 26, 9, 13, 20, элемент 34 построен на транзисторах 24, 12, 16 и 19. Если чейка пам ти находитс в режиме хранени нулевого уровн , то на тактовой шине формируетс сигнал 3 единицы (фиг. 3), коллекторный ток транзистора 2 равен 3 единицам, поэтому транзисторы 1, 14, 15 и 16 закрыты. Транзистор 4 открыт и своим коллектором шунтирует вход транзистора 3. Коллекторный ток транзистора 5 равен 3 единицам, поэтому на входе транзистора 10 формируетс нулевой входной ток. Так как транзисторы 14, 15 и 16 закрыты, то входной ток транзисторов 22, 24, 26 равен 4 единицам, а входные токи тран зисторов 11, 12-и 13 - нулю. Так как чейка пам ти хранит нулевой то то входной ток транзистора 6 равен нулю, а входной ток транзистора 18 - 0,5 единицам. Так как коллекторные токи транзисторов 6 и 10 рав ны нулю, то ток, инжектируемьй на вход транзистора 21, шунтируетс транзистором 17, поэтому входной то . а следовательно, коллекторный ток транзистора 21 равен нулю. Соответственно , входной ток транзистора 7 равен 3 единицам, а входной ток транзистора 23 - 1 единице. Тогда входной ток транзисторов 8 и 25 равен 2 единицам, входной ток транзистора 27-3 единицам, а ток, поступающий на вход транзистора 6, равен 0. Таким образом, чейка пам ти приходит в устойчивое состо ни Предположим, что при переходе чейки пам ти в режим записи (на тактовой шине 2 единицы) на входе формируетс ток, равный.1 единице. В этом случае транзистор 1 открываетс , транзисторы 4 и 5 - закрывают с , поэтому входной ток транзистора 10 равен дл данного случа 2 единицам.-Входные токи транзисторов 14, 15 и 16 равны единице. Транзистор 14 закрьшаетс транзистором 10 коллекторный ток которого равен 2 единицам, поэтому коллекторный ток транзистора 14 равен О, а входной 5 . 8 ток транзистора 22-2 единицам. Аналогично, входной ток транзисторов 11-1 единица, 24-3 единищл, 12-0 единиц, 26 - 3 единицы, 13 О единиц. При этом измен ют свои значени входные токи транзисторов 21, 7, 23, 8, 25, 9 и 27, которые станов тс соответственно равными 2, 1, 3, О, О, 3 и 1 единицам. ТаКИМ образом, на выходе устройства устанавливаетс значение входного тока. После окончани переходного процесса можно подать на тактовую шину значение тока 3 единицы, перевод устройство в режим хранени . Таким образом, устройство позвол ет хранить необходимое число уровней входного сигнала, при этом возможна дискретизаци аналогового непрерывного входного сигнала по уровню и времени. В предлагаемом устройстве не используютс переинжектирующие р-области , образующие р - п - р-транзисторы , обладающие электрофизической симметрией. Поэтому изобретение позвол ет на 30% и более повысить точность установлени (записи) выходные уровней по сравнению с известным устройством. При этом однородность, предлагаемого устройства (так как последнее можно реализовать на идентичных чейках) упрощает процесс проектировани , изготовлени и тестировани устройства, его эксплуатацию.The base of transistor 1 is connected to the second collector of transistor 2 and to one of the collectors of transistor 28, the base and first collector of transistor 2 are connected to the clock bus, the collector of transistor 1 is connected to the base and collector of transistor 5 and a current source of 3 units, the second collector of transistor 1 is connected with the current source (0.5 units) and the base of the transistor 4, the collector of which is connected to the input bus base and the first collector of transistor 3, the second collectors of transistors 3 and 5 are connected to the base and the first collector of transistor 10, the second collectors, transistors 10-13 are connected respectively to the base and the first collector of transistors 6-9 and the second collectors are matched (their transistors 27, 21, 23 and 25, collectors of transistor 2 are connected to the base and the first collector of transistors 14, 15 and 16, respectively, third collectors of transistors 10, 11 and 12, fourth collectors of transistors 10–13 are connected respectively to collectors of transistors 17–20, second collectors of transistors 6–9, base and first collector of matching transistors 21, 23, 25 and 27, fifth collectors of transistors . 10-13 are connected respectively to the base of transistors 17-20 and third collectors of transistors 6-9, the sixth collectors of transistors 10-13 are connected to the second collectors of transistors 14, 15 and 16, the base and first 1 collector of transistors 22, 24 and 26. On 2 depicts elements 28–34 combined into a functional circuit of a memory cell. The device operates in two modes: the recording mode and the storage capacity. For a four-level cell, clocking pulses are applied with an amplitude of 2 units — for recording, 3 units — for storing the recorded information (Fig. 3). Consider the operation of the device according to the functional diagram (Fig. 2). The clock pulses are fed to the input multiplexer - transistors 1, 3, 4 and 5 (Fig. 1), which connects the input current in the recording mode to the first elements 28 and 32 and the current to the second input elements 32, 33 and 34 equal to 3 units in the storage mode, the first inputs of elements 28 and 32 are given a signal of 3 units, and the second input of elements 32, 33 and 34 - a current of 2 units. Logic elements 28-34. implement the function GC ,, for x X min (x; Xj) + 1 1 “. At X X If the memory cell stores a zero signal, i.e. a zero level signal is generated at the output of element 31, since the signal of unit size is formed at the second input of element 28, the output of element 28 has a single level signal, a 3 unit signal is formed at the first input of element 32, and 2 at the second input element 32 signal 3 units. Similar signal values are formed at the outputs of elements 33 and 34. Thus, at the output of element 29 there is a signal of 2 units, at the output of element 30-3 units, at the output of element 31 there is a zero signal that delivers. 5 seconds to the first VHBD of element 28. Consequently, the circuit is closed and at the output of the memory cell the zero signal is permanently kept until the recording pulse arrives. If a single level signal is applied to the first inputs of elements 28 and 32, the outputs of Elements 28, 29 and 30 are 1, 2 and 3 units, and the outputs of elements 32, 33 and 34 are set respectively equal to 2, 3 and O units. Thus, some time after the clock pulse has been applied, a signal of 3 units is formed at the first input of element 31, O units at the second, and a unit signal equal to the input signal (unit level) at the second input. At the same time, at the outputs of elements 28, 29 and 30, the signals of 2, 3, and O units are respectively set. Applying a storage signal (signal of three levels) to the control level causes the signal levels of 3 units to be set at the outputs of elements 32, 33, and 34, and elements 28–31 are stored in the c-state. According to this structure, it is possible to construct an N-level memory cell. Transistors 1-5 (Fig. 1) provide control of a memory cell, connect control and input signals to it. Element 28 (Fig. 2) is made on transistors 6, 10, 17 and 27, element 32 is made on transistors 10 and 14, element 29 is built on transistors 21, 22, 7, 11, 15 and 18, element 33 - on transistors 22 , 11, 15 and 18, elements 30 and 31, respectively, consist of transistors 23, 24, 8, 12, 19, 25, 26, 9, 13, 20, element 34 is built on transistors 24, 12, 16 and 19. If the memory cell is in the zero-level storage mode, then a 3 unit signal is generated on the clock bus (Fig. 3), the collector current of transistor 2 is 3 units, therefore transistors 1, 14, 15 and 16 are closed. Transistor 4 is open and its collector shunts the input of transistor 3. The collector current of transistor 5 is 3 units, so a zero input current is formed at the input of transistor 10. Since transistors 14, 15, and 16 are closed, the input current of transistors 22, 24, 26 is 4 units, and the input currents of transistors 11, 12 and 13 are zero. Since the memory cell stores zero, then the input current of the transistor 6 is zero, and the input current of the transistor 18 is 0.5 units. Since the collector currents of transistors 6 and 10 are zero, the current injected to the input of transistor 21 is bridged by transistor 17, therefore the input is. therefore, the collector current of the transistor 21 is zero. Accordingly, the input current of the transistor 7 is equal to 3 units, and the input current of the transistor 23 is 1 unit. Then the input current of transistors 8 and 25 is 2 units, the input current of the transistor is 27-3 units, and the current entering the input of transistor 6 is 0. Thus, the memory cell comes to steady state Suppose that when the memory cell goes In the write mode (on the clock bus 2 units), a current equal to 1 unit is generated at the input. In this case, transistor 1 opens, transistors 4 and 5 close with, so the input current of transistor 10 is equal to 2 units for this case. The input currents of transistors 14, 15 and 16 are equal to one. The transistor 14 is terminated by the transistor 10 whose collector current is 2 units, therefore the collector current of transistor 14 is equal to O and the input current 5. 8 transistor current 22-2 units. Similarly, the input current of transistors is 11-1 units, 24-3 units, 12-0 units, 26 - 3 units, 13 O units. Here, the input currents of the transistors 21, 7, 23, 8, 25, 9, and 27 change, which become 2, 1, 3, O, O, 3, and 1, respectively. Thus, at the output of the device, the value of the input current is set. After the end of the transient process, a current of 3 units can be applied to the clock bus, switching the device to the storage mode. Thus, the device allows you to store the required number of input signal levels, while it is possible to discretize the analog continuous input signal by level and time. In the proposed device, no re-injecting p-regions are used, forming p-n-p-transistors with electrophysical symmetry. Therefore, the invention allows a 30% or more increase in the accuracy of the establishment (recording) of the output levels as compared with the known device. At the same time, the homogeneity of the proposed device (since the latter can be implemented on identical cells) simplifies the process of designing, manufacturing and testing the device, its operation.

Фив. 2 «Thebes. 2 "

Claims

MEMORY CELL containing in each of the four cascades the first and second η - p - η key transistors, the base of the first η - p - η key transistor is connected to the first collector of the second η - p - η key transistor, the clock η - p - η transistor , the base of which is connected to the clock bus, the reference η - p - η transistor, the base of which is connected to the emitters η τ p - η of the key transistors and the common bus, and the emitter to the power supply, the collectors to the bases of the corresponding η - p - η transistors, characterized in that, in order to increase reliability for to accurately set the output values of the currents of the memory cell, the first, second, third and fourth η - p - coupling transistors are introduced into it, and the third η - p - η key transistor, the first and second η - p are introduced into each stage, except the last - η matching transistors, the first blocking and first matching η - p - p-transistors are introduced into the Fourth cascade, with the first collector of the clocking η - p - η transistor connected to the clock bus, the second collector with the base of the first η - p - p- communication transistors, other collectors - with bases and first collectors third η - p - η key transistors and second collectors of the second η - p - η key transistors, the first collector of the first η - p - η transistor is connected to the base and the first collector of the second, η - p - p transistor, the second collector which is connected to the first collector of the third η - p - η communication transistor, the base and the corresponding collector of the second η - p - η key transistor of the first stage of the memory cell, the second collector of the third η - p - η communication transistor connected to its base and input bus connected to the collector - p - p-coupling transistor, the base of which is connected to the second collector of the first η - p - coupling transistor, the first collector of the first η - p - η key transistor is connected to its base, the second collector is connected to the base of the first "p - p - η key the transistor of the subsequent stage, the second collector of the first matching p - p - n transistor of the fourth stage being connected to the base of the first η - p - η key transistor of the first stage of the memory cell, and the third collector is the output of the memory cell, the base of the second matching η - p - p transitor the first, second and third stages of the memory cell is connected to its first collector and the second collector of the third η - p - η key transistor and the third collector of the second η - p - η key transistor, the second collector of the second η - p - η matching transistor is connected to the base and the corresponding collector of the second η - p - and the key transistor of the next stage, the base and the secondary η are connected to the combined memory cells; the collector is the blocker - η - transistor of the corresponding collectors of the first and second η - p - η - key trans history.