SU1125617A1

SU1125617A1 - Device for interfacing computer to data transmission equipment

Info

Publication number: SU1125617A1
Application number: SU833624334A
Authority: SU
Inventors: Владимир Ильич Беляков; Вячеслав Владимирович Смирнов; Юрий Васильевич Матвеев; Владимир Сергеевич Риссе; Светлана Вячеславовна Жигарева
Original assignee: Предприятие П/Я А-7451
Priority date: 1983-07-18
Filing date: 1983-07-18
Publication date: 1984-11-23

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С АППАРАТУРОЙ ПЕРЕДАЧИ ДАННЬК, содержащее блок управлени обменом, блок фиксации.режима приема и блок фиксации режима передачи, пёрвьй выход блока фи1ссаций режима приема соединен с упр авл ющим входой приемного регистра сдвига, выход которог-о соединен .с информа,ционным входом регистра приема, блок контрол по четности, первый выход блока фиксации режима передачи соединен с. управл к цим входом передающего регистра сдвига, блок формировани контрольного бита и регистр передачи, .при этом блок управлени обменом содержит дешифратор команд, регистр команд, регистр обменов, коммутатор и регистр прерываний, . информационный вход регистра команд через дешифратор команд подключен к шине кодов команд и прерываний вычислительной машины, первый, второй, третий, четвертый и п тый разр дные выходы регистра команд соединены соответственно с первым и вторым входами блоков фиксации режима приема и фиксации режима передачи и первым входом регистра обменов, второй, третий, четвертый и п тый входы которого соединены соответственно с вторым и треть-, им выходами блоков фиксации режима приема и фиксации режима передачи, вход-выход регистра обменов и регистра прерываний соединен с шиной служебных сигналов вычислительной Мишины , соединенной также с управл ющим входом коммутатора, информационный вход которого соединен с выходом регистра обменов, а первый и второй выходы соединены соответственно с первыми входами регистра прерываний и регистра передачи, выход блока контрол по четности соединен с вторым входом регистра прерываний, ёыход которого соединен с шиной кодов команд и прерываний вычислительной машины, управл ющий .вход регистра команд , соединен с шиной служебн ых сигналов вычислительной машины, синхровходы блрков фиксации режима приема и режима передачи соединены .с шиной служебных сигналов вычислительной машины, соединенной также 0 с входами сброса регистра приема Л э и регистра передачи, отличающеес тем, что, с целью расширени области применени устройства, в него введены входной регистр, п ть коммутаторов, три схеюл сравнени , регистр состо ни , регистр кода задержки, регистр настройки, дешифратор режимов, регистр установки цепей, причем вход устройства подключен к информационному входу входного регистра, вход, сброса которого соединен с шиной служебных сигналов вычислительной машины, а выход соединен с первым информационным1. A DEVICE FOR PAIRING A COMPUTER MACHINE WITH A DATA TRANSMISSION DEVICE containing an exchange control unit, a receiving mode latching unit and a transfer mode latching unit, the first output receiving unit fusion unit is connected to the control input of the receiving shift register, the output-output terminal block is connected. with the information input of the reception register, the parity check unit, the first output of the transfer mode latch block is connected to. controlling the input of the transmitting shift register, the control bit generation unit and the transfer register, and the exchange control block contains the instruction decoder, the command register, the exchange register, the switch and the interrupt register,. the information input of the command register through the command decoder is connected to the computer instruction and interrupt code bus; the first, second, third, fourth and fifth bit outputs of the command register are connected respectively to the first and second inputs of the receive mode and transfer mode fixation blocks and the first input the register of exchanges, the second, third, fourth and fifth inputs of which are connected respectively to the second and third, the outputs of the receive mode fixing and transmit mode fixing blocks, the input-output of the exchange register and the interrupt register is connected to the overhead bus of the computational Mishina connected also to the control input of the switch, whose information input is connected to the output of the exchange register, and the first and second outputs are connected respectively to the first inputs of the interrupt register and the transfer register, the parity check output is connected with the second input of the interrupt register, the output of which is connected to the bus of instruction and interrupt codes of the computer, which controls the input of the register of commands, is connected to the service bus The signals of the computer, the synchronous inputs of the receive mode and transmission mode locks are connected to the computer service overhead bus, which is also connected to the reset inputs of the receive register L and the transfer register, characterized in that, in order to expand the field of application of the device, input register, five switches, three comparison circuits, a status register, a delay code register, a setup register, a mode decoder, a circuit installation register, the device input connected to an information input the input register, the input, the reset of which is connected to the overhead bus of the computing machine, and the output is connected to the first information

Description

входом первого коммутатора, управл ющий вход которого -соединен с первым выходом дешифратора режимов, второй выход дешифратора режимов подключен к разрешающему входу первой схемы сравнени , первый информационный вход которой соединен с выходом регистра состо ни , информационный вход которого, второй информационный вход первой схемы сравнени , первый информационный вход второго коммутатора соединены с первым выходом первого коммутатора , второй и третий выходы которого подключены к информационным входам приемного регистра сдвига и регистра кода задержки, управл ющий вход которого соединен с четвертым выходом блока фиксации режима приема, п тый выход которого соединен . с управл ющим входом регистра приема , входы сброса регистра состо ни , регистра установки цепей и регистра настройки соединены с шиной служебных сигналов вычислительной машины, первый выход регистра настройки подключен к первому информационному входу второй схемы сравнени , второй информационный вход которой и вход блока контрол по четности соединены с выходом приемного регистра сдвига, выход регистра приема подключен к второму информационному входу второго коммутатора , третий информационный вход которого соединен, с выходом регистра кода задержки, а первый и вторс й управл ющие входы соединены соответственно с третьим выходом коммутатора блока управлени обменом и третьим выходом дешифратора режимов, четвертый, п тый, шестой и седьмой выходы которого соединены соответственно с управл кицими входами блока контрол по четности и блоI ка формировани контрольного бита,the input of the first switch, the control input of which is connected to the first output of the mode decoder, the second output of the mode decoder is connected to the enable input of the first comparison circuit, the first information input of which is connected to the output of the state register, the information input of which is the second information input of the first comparison circuit, the first information input of the second switch is connected to the first output of the first switch, the second and third outputs of which are connected to the information inputs of the receive shift register and a delay code register, the control input of which is connected to the fourth output of the receive-hold block, the fifth output of which is connected. with the control input of the receive register, the reset inputs of the status register, the circuit installation register and the tuning register are connected to the overhead bus of the computer, the first output of the tuning register is connected to the first information input of the second comparison circuit, the second information input of which and the parity check input connected to the output of the receiving shift register, the output of the receiving register is connected to the second information input of the second switch, the third information input of which is connected to the output A delay code register and the first and second control inputs are connected respectively to the third output of the exchange control unit switch and the third output of the mode decoder; the fourth, fifth, sixth and seventh outputs of which are connected respectively to the control inputs of the parity and block control forming a control bit,

разрешающим входом второй схемы сранени , третьими входами блоков фиксции режима приема и режима передачи выход регистра передачи соединен с. первым информационным входом третьего коммутатора, первый и второй управл ющие входы которого соединенby allowing the input of the second matching circuit, by the third inputs of the receive mode and transfer mode blocks, the output of the transfer register is connected to. the first information input of the third switch, the first and second control inputs of which are connected

соответственно с шиной служебных синалов вычислительной машины и четветым выходом блока фиксации режима передачи,; информационный вход регисра передачи сое цинен с информационной шиной вычислительной машины, соединенной также с выходом второго коммутатора и с информационными входами регистра установки цепей и регистра настройки, управл ющий вход которого соединен с четвертым выходом коммутатора блока управлени обменом, а выход - с входом дешифратора режимов выходы второй и третьей схем сравнени соединены соответственно с третьим и четвертым входами регистра прерываний блока управлени обменом, п тый вход регистра прерываний и шестой вход коммутатора которого соединены с дыходом первой схемы сравнени , п тый выход коммутатора блока управлени ; обменом соединен с управл ющим входом регистра установки цепей , первый выход которого соединен с первым информационным входом третьей схемы сравнени и вторым информационным входом третьего коммутатора, выход которого соединен с информационными входами блока формировани контрольного бита, четвертого коммутатора и вторым информационным входом третьей схемы сравнени , разрешающий вход которой соединен с восьмым выходом дешифратора режимов, третий выход которого соединен с первым управл кицим входом п того коммутатора ,, выход которого соединен с вторым информационным входом перво го коммутатора и вл етс выходом устройства, а второй, третий k четвертый управл ющие входы п того коммутатора соединены соответственно. с выходом регистра установки цепей, шестым выходом блока фиксации режима приема и п тым выходом блока фиксации режима передачи, четвертые и п тые .входы которых соединены соответственно с шиной служебных сигналов вычислительной машины, с четвертым и п тым выходами первого коммутатора , шестой выход которого соединен с первым информационным входом п того коммутатора, второй информационный вход которого соединен с выходом передающего регистра сдвига, информационный вход которого соединен с выходом четвертого коммутатора, управл ющий и второй информационный входы которого соединены соответст-м венко с дев тым выходом дешифратора respectively, with the bus of the service terminals of the computer and the fourth output of the block fixing the transmission mode; the information input of the transmission register is connected to the information bus of the computer connected also to the output of the second switch and to the information inputs of the circuit installation register and the setup register, the control input of which is connected to the fourth output of the exchange control unit switch, and the output to the mode decoder input outputs the second and third comparison circuits are connected respectively to the third and fourth inputs of the interrupt register of the exchange control block, the fifth input of the interrupt register and the sixth input ommutatora dyhodom which are connected to the first comparator circuit, a fifth output of the switch control unit; exchange is connected to the control input of the circuit installation register, the first output of which is connected to the first information input of the third comparison circuit and the second information input of the third switch, the output of which is connected to the information inputs of the control bit generation unit, the fourth switch and the second information input of the third comparison circuit, allowing the input of which is connected to the eighth output of the mode decoder, the third output of which is connected to the first control of the input of the fifth switch, output which is connected to the second information input of the first switch and is the output of the device, and the second, third, k fourth control inputs of the fifth switch are connected respectively. with the output of the setup register of circuits, the sixth output of the receive mode hold block and the fifth output of the transfer mode hold block, the fourth and fifth inputs of which are connected respectively to the overhead bus of the computer, the fourth and fifth outputs of the first switch, the sixth output of which is connected with the first information input of the nth switch, the second information input of which is connected to the output of the transmitting shift register, the information input of which is connected to the output of the fourth switch, the control first and second data inputs connected Correspondingly th wreaths with a ninth output of the decoder

режимов и выходом блока формировани контрольного бита,modes and the output of the block formation of the control bits,

2. Устройство по п. 1, отличающеес тем, что блок фиксации режима приема содержит два коммутатора , регистр, два элемента И, счетчик битов приема, дешифратор битов приема, схему сравнени , счетчик знаков приема, дешифратор знаков приема, причем первые входы первого коммутатора и первого элемента И образуют п тый вход блока, выход первого коммутатора соединен с первым входом регистра, второй вход которого вл етс четвертым входом блока, а первый выход соединен с вторым входом первого элемента И и вл етс первым выходом блока, выход первого элемента И соединен с первым входом счетчика битов приема, выход которого через дешифратор битов приема соединен с первьм входом схемы сравнени , второй вход которой и второй вход первого коммутатора образуют третий вход блока, выход схемы сравнени соединен с вторым входом счетчика битов приема , первым входом второго элемента И и первым входом второго коммутатора, выход которого вл етс третьим выходом блока, а второй вход соединен с первым выходом дешифратора знаков приема, вход которого соединен с вы ходом счетчика знаков приема, первый вход которого соединен с вькодом второго элемента И, второй вход которого и третий вход второго коммутатора объединены и вл ютс вторым входом блока, первый выход дешифратора знаков приема соединен с вторалм входом счетчика знаков приема, третий вход первого коммутатора вл етс первым входом блока, второй и четвертый выходы которого соединены с вторым вькодом регистра, третий выход которого вл етс шестым выходом блока, выход схемы сравнени , первый и второй выходы дешифратора знаков приема образуют п тый выход блока.,2. The device according to claim 1, characterized in that the receiving mode fixing unit comprises two switches, a register, two AND elements, a receive bit counter, a receive bit decoder, a comparison circuit, a receive character counter, a receive character decoder, and the first inputs of the first switch and the first element And form the fifth input of the block, the output of the first switch is connected to the first input of the register, the second input of which is the fourth input of the block, and the first output is connected to the second input of the first element And is the first output of the block, the output of the first element I is connected to the first input of the receive bit counter, the output of which is connected to the first input of the comparison circuit through the decoder of reception bits, the second input of which and the second input of the first switch form the third input of the block, the output of the comparison circuit is connected to the second input of the receive bit counter, the first input of the second the AND element and the first input of the second switch, the output of which is the third output of the block, and the second input is connected to the first output of the receive character decoder, the input of which is connected to the output of the receive character counter The first input of which is connected to the code of the second element AND, the second input of which and the third input of the second switch are combined and are the second input of the block, the first output of the receive character decoder is connected to the second input of the receive character counter, the third input of the first switch is the first input of the block The second and fourth outputs of which are connected to the second register code, the third output of which is the sixth output of the block, the output of the comparison circuit, the first and second outputs of the receive character decoder form the fifth output of the block.

3, Устройство по П.1, отличающеес тем, что блок фиксации режима передачи содержит два коммутатора, два элемента И,, регистр счетчик битов передачи, дешифратор битов передачи, схему сравнени , счетчик знаков передачи и дешифратор знаков передачи, причем первый вход первого коммутатора вл етс первым входом блока, а выход соединен с первым входом регистра, второй вход и первый-выход которого вл ютс соответственно четвертым входом и п тым выходом блока, второй выход регистра вл етс вторым выходом блока и соединен с первым входом первого элемента И, второй вход которого и второй вход первого коммутатора образуют п тый вход блока, выход первого элемента И соединен с первым входом счетчика битов передачи, выход которого через дешифратор битов передачи соединен с первым входом схемы сравнени , второй вход которой и третий вход первого коммутатора образует третий вход блока, четвертый вход первого коммутатора, первые входы второго элемента И и второго коммутатора образуют второй вход блока, выход схемы сравнени соединен с вторыми входами счетчика битов передачи , второго элемента И и второго коммутатора , третий вход которого соединен с выходом дешифратора знаков передачи, вход которого соединен3, a device according to claim 1, characterized in that the block of transmission mode fixation contains two switches, two elements, AND, a register of transfer bit counter, transfer bit decoder, comparison circuit, transfer character counter and transfer character decoder, the first input of the first switch is the first input of the block, and the output is connected to the first input of the register, the second input and the first output of which are respectively the fourth input and the fifth output of the block, the second output of the register is the second output of the block and is connected to the first input of the first About an element, the second input of which and the second input of the first switch form the fifth input of the block, the output of the first element of AND is connected to the first input of the transfer bit counter, the output of which is connected to the first input of the comparison circuit via the transfer bit decoder, the second input of which the third input of the first the switch forms the third block input, the fourth input of the first switch, the first inputs of the second element And the second switch form the second input of the block, the output of the comparison circuit is connected to the second inputs of the transfer bit counter, the second And the second element and the second switch, the third input of which is connected to the output of the decoder characters transfer, the input of which is connected

с выходом счетчика знаков передачи, первый вход которого соединен с выходо м второго элейента И, выходы схемы сравнени , и первого элемента И образуют первый выхдд блока, первый выход дешифратора соединен с вторым входом счетчика знаков передачи, первый и второй выходы дешифратора знаков передачи образ т четвертыйWith the output of the transfer character counter, the first input of which is connected to the outputs of the second element I, the outputs of the comparison circuit and the first element I form the first output of the block, the first output of the decoder is connected to the second input of the transfer character counter, the first and second outputs of the transfer character decoder form fourth

выход блока.block output

1 - one -

Изобретение относитс к вычислительной технике, в частности к устройствам дл сопр жени ЭВМ с аппаратурой передачи данных, может быть использовано в системах сбора, обработки и отображени различного рода информации и позвол ет организовывать многомашинные комплексы как на основе нескольких специализированных 5 ЭВМ, так и на базе спеи;иализированной ЭВМ и ЭВМ ЕС-1033, объединенных между собой по каналам св зи.The invention relates to computing technology, in particular, to devices for interfacing computers with data transmission equipment, can be used in systems for collecting, processing and displaying various kinds of information and allows organizing multimachine complexes both on the basis of several specialized 5 computers and spice; ized computer and EC-1033 computer, interconnected via communication channels.

Подключение устройства сопр жени к ЕС-1033 осуществл етс с помощью технических средств телеобработки данных ЕС ЭВМ, использующих последовательный ввод-вывод информации.The connection of the interface device to the EU-1033 is carried out with the help of technical means for the teleprocessing of EC data using sequential input-output information.

В ЕС ЭВМ используетс довольно обширньй перечень различных устройств дл передачи данных - модемов. Каждое из них имеет свой набор входных и выходных цепей, разные скорости передачи данных, а также обладает различными характеристиками по управА лению передачей данных и взаимодейстВИЮ управл ющих цепей.In the EU, a computer uses a rather extensive list of various data transfer devices - modems. Each of them has its own set of input and output circuits, different data transfer rates, and also has different characteristics for controlling data transfer and the interaction of control circuits.

Помимо этих устройств в комплексах сбора и обработки информации необходимо использовать и другие устройства, в частности аппаратуру передачи данных типа АККОРД СС-П (устройства преобразовани сигналов УПС, устройство защиты от ошибок УЗОIn addition to these devices, other devices need to be used in data collection and processing complexes, in particular, data transmission equipment of the ACCORD SS-P type (a DPS signal conversion device,

и др.) .and etc.) .

Такое разнообразие внешних устройств требует от устройства сопр жени универсальных характеристик.Such a variety of external devices requires universal characteristics of the device to interface.

Известно устройство сопр жени , которое используетс в составе мультиплексора передачи данных МПД-3 дл подключени к ЕС ЭВМ модемов, обеспечивающих передачу информации по телефонным лини м св зи последовательным кодом. Устройство содержит узел фиксации управл ющих сигналов, регистр состо ни , регистр команд, узел согласовани с блоком стандартного сопр жени и тестером, узел тактов, дешифратор команд, узел режимов, узел контрольной последовательности, узел управлени контрольной последовательностью , узел счётчиков, узел регистров, дешифратор символа, буферный регистр, узел управлени буферным регистром, узел окончани команд и блоков данных, узел многопунктовой работы, узел набора номера, узел специализированного режима работы, узел цепей обмена с модемом и тестером, узел цепей обмена с автоматическим вызьгоным устройством и тестером ll .A device is known that is used as part of the MPD-3 data transmission multiplexer for connecting modems to the EC computer, which provide information transmission over telephone lines by a serial code. The device contains a control signal latching node, a status register, a command register, a coordination node with a standard conjugate unit and a tester, a cycle node, a command decoder, a mode node, a control sequence node, a control sequence control node, a counter node, a register node, a decoder character, buffer register, buffer register control node, command and data block end node, multipoint operation node, dialing node, specialized operation node, exchange circuit node modem and the tester circuits sharing a node with automatic vyzgonym device and tester ll.

Однако данное устройство обеспечивает обмен информацией только синхронным методом с использованием позначной синхронизации. Поэтому данное устройство не может подключатьс к устройствам, работающим по методу асийхронной передачи. Обмен информацией между устройством и ЭВМ производитс лишь в коде КОИ-7. Перестройка на различную длину формата знаков не предусмотрена. В устройстве реализуетс контроль на нечетность, а контроль на четность не предусмотрен. Данное устройство не обеспечивает анализ произвольно заданных служебньк символов, а производит анализ только определенных служебных символов. Все это сужает диапазон подключаемой к устройству аппаратуры передачи данных.However, this device provides the exchange of information only by the synchronous method using the designated synchronization. Therefore, this device cannot be connected to devices using the asynchronous transfer method. Information is exchanged between the device and the computer only in the KOI-7 code. Rebuilding to different lengths of character format is not provided. In the device, odd parity is implemented, and even parity is not provided. This device does not provide analysis of arbitrarily defined service characters, but analyzes only certain service characters. All this narrows the range of data communication equipment connected to the device.

Наиболее близким к изобретению по технической сущности вл етс асинхронный интерфейсный адаптер св зи, который используетс дл асинхронной информационной св зи между микроэвм и внешними устройствами. Обмен информацией между адаптером и внешними устройствами производитс последовательным кодом. Известное устройство содержит мультиплексор передачи данных, адресную логику, регистр передачи, регистр приема, регистр состо ни , регистр команд, два синхрогенератора,синхронизирующую логику, схему формировани четности , приемный регистр сдвига, передающий регистр сдвига, схему управлени приемом, схему управлени - передачей , схему выбора коэффициента синхроделител , схему прерывани , схему контрол на четность JY.Closest to the invention in its technical essence is an asynchronous interface adapter, which is used for asynchronous communication between the microcomputer and external devices. The exchange of information between the adapter and external devices is performed by a serial code. The known device contains a data transmission multiplexer, address logic, transmit register, receive register, status register, command register, two synchronous generators, synchronizing logic, a parity generation circuit, a receive shift register transmitting the shift register, a receive control circuit, a transmit control circuit, synchroditor coefficient selection circuit, interrupt circuit, parity check circuit JY.

Однако известное устройство предназначено только дл асинхронной св зи с аппаратурой передачи данных. Кроме того, и в адаптере СА-2, в известном устройстве назначение и количество цепей обмена с аппаратурой передачи данных жестко фиксировано и не может быть выбрано произвольно в зависимости от конкретных потребностей потребител . Поэтому известное устройство обеспечивает сопр жение только с определенным типом аппаратуры передачи данных и не может без изменений структуры устройства подстраиватьс под другой тип аппаратуры передачи данных. Таким-образом, известное устройство не обеспечивает сопр жение с разнотипными внешними устройствами, т.е. не обеспечивает требуемую универсальность применени . Известное устройство не позвол ет реализовать различные по структуре звень передачи данных. Это сужает область применени устройства. Целью изобретени вл етс расширение области применени устройства путем обеспечени сопр жени вычис лительной машины с разнотипными внеш ними устройствами. Поставленна цель достигаетс тем что в устройство дл сопр жени вычислительной машины с аппаратурой передачи данных, содержащее блок управлени обменом, блок фиксации режима приема и блок фиксации режима передачи, первый выход блока фиксации режима приема соединен с управл ющим входом приемного регистра сдвига, выход которого соединен с информационным входом регистра приема, блок контрол по четности, первый вькод блока фиксахдаи режима передачи соединен с управл ющим вхо дом пе редающего регистра сдвига, блок формировани контрольногр бита и регистр передачи, при.этом блок управлени обменом содержит депшфра тор команд, регистр команд, регистр обменов, коммутатор и регистр npejf u ваний, информационный вход регистра команд через дешифратор Команд подключен к шине кодов команд и прерыва НИИ вычислительной машины, первый, второй, третийj четвертьй и п тый разр дные выходы регистра команд сое динены соответственно с первым и. вторьм входами блоков 4 1ксации режима приема и фиксации режима передачи и первым входом регистра обменов, второй, третий, четвертый и п тьй входы которого соединены соответственно с BTopbw и третьим выходами блоков фиксации режимд приема и фиксации режима передачи, вход-выход регистра обменов и perncTj a прерываний соединен с шиной служебных сигналов вычислительной машины, соединенной также с управл н цим входом коммутатора, информационный вход которого соединён с выходом регистра обменов, а первый и второй выходы соединены соответственно с первыми входами регистр прерываний и регйС1 ра передачи, выход блока контрол по четности соединен с вторым входом регистра прерываний, выход кото ,ррго соединен с шиной кодов команд и прерываний вычислительной машины. управл ющий вход регистра команд coeHowever, the known device is intended only for asynchronous communication with data transmission equipment. In addition, in the CA-2 adapter, in a known device, the purpose and number of circuits with data transmission equipment is rigidly fixed and cannot be chosen arbitrarily depending on the specific needs of the consumer. Therefore, the known device provides interface only with a certain type of data transmission equipment and cannot, without changing the structure of the device, adapt itself to another type of data transmission equipment. Thus, the known device does not provide interface with different types of external devices, i.e. does not provide the required versatility. The known device does not allow to realize data transmission links of different structure. This limits the scope of application of the device. The aim of the invention is to expand the field of application of the device by providing the interface of the computer with different types of external devices. The goal is achieved by the fact that the device for interfacing a computer with data transmission equipment, contains an exchange control unit, a receive mode hold block and a transfer mode hold block, the first output of the receive receive lock block is connected to the control input of the receive shift register, the output of which is connected with the information input of the reception register, the parity check block, the first bit of the fixture and transmit mode block is connected to the control input of the transmitting shift register, the control generation block The flax bit and the transfer register, with this exchange control block, contains a command depot, a command register, an exchange register, a switch and a register, a command register information input through a command decoder connected to the computer code bus and the interrupt of the computer research institute, the first The second, third, fourth and fifth digit outputs of the command register are connected to the first and. the second inputs of blocks 4 1x mode of reception and fixing of the transfer mode and the first input of the register of exchanges, the second, third, fourth and fifth inputs of which are connected respectively to BTopbw and the third outputs of the fixing blocks of the mode of receiving and fixing the transmission mode, input-output of the register of exchanges and perncTj a interrupt is connected to the overhead bus of the computer, which is also connected to the control input of the switch, whose information input is connected to the output of the register of exchanges, and the first and second outputs are connected, respectively the first inputs of the interrupt register ra and regyS1 transmission output of the parity check unit is connected to the second input of the interrupt register, yield koto rrgo connected to the bus command codes and interrupt the computer. control register input

динен с шиной служебных сигналов вычислительной машины, синхровходы . блоков фикса10П1 режима приема и режймой выходы которого соединены соответственно с управл ющими входами блока контрол по четности и блоха ма передачи соединены с шиной служебных сигналов вычислительной маши- ны, соединенной также с входами сбррса регистра приема и регистра передачи , введены входной регистр, п ть ; коммутаторов, три схемы сравнени , : регистр состо ни , регистр кода аадержки , регистр настройки, дешифратор режимов, регистр .установки цепей, причем вход устройства подключен к информационному, входу входного регистра , вход сброса которого соединен с шиной служебных сигналов вычиог лительной машины, а выход соединен с первым информационным входом первого коммутатора, управл к ций вход ; которого соединен с первым выходсж дешифратора режимов, второй выход J дешифратора режимов подключен к раз- решающему входу первой схемы сравнени , первый информационный вход которой соединен с выходом регистра состо ни , информационный вход которого второй информационный вход первой схемы сравнени , первый информационный вход второго коммутатора coeдинef ны с первьм выходом первого коммутатора , второй и третий выходы которого подключены к информационным приемного регистра сдвига и регистра кода задержки, управл ющий вход которого соединен с четвертым выходом блока фиксахщи режима приема, п тый выход которого соединен : с управл юпщм входом регистра приема, входы сброса регистра состо ни , регистра установки цепей и регистра настройки соединены с шиной служебных сигналов вычислительной машины, первый выход регистра нас гройки подключен к первому информационному второй схемы сравнени , второй информационный вход которой и вход блока контрол по четности соединены с выходом приемного регистра сдвига, выход регистра приема подключен к второму информационному входу второго коммутатора, третий информационный вход которого соединен с выходом регистра кода задержки, а первый и второй управл ющие входы соединены соответственно с третьим выходом коммутатора блока управлени обменом и третьим выходом дешиф атора режиMOB , четвертый, п тый, шестой-и седьформировани контрольного бита, разрешающим входом второй схемы сравнени , третьими входами блоков фиксации режима приема и режима передачи, выход регистра передачи соединен с перовым информационным входом третьего коммутатора, первый и в горой управл ющие входы которого соединены соответственно с шиной служебных сигналов вычислительной машины и четвертым вькодом блока фиксации режима передачи, информационный вход регистра передачи соединен с информационной пшной вычислительной машины, соединенной также с выходом второго коммутатора и с информационными входами регистра установки цепей и регистра настройки, управл ющи вход которого соединен с четвертым выходом коммутатора блока управлени обменом, а выход - с входом дешифратора режимов, выходы второй и третьей схем сравнени соединены соответственно с третьим и четвертым входами регистра прерываний блока управлени обменом, п тый вход регистра прерываний и шестой вход коммутатора которого соединены с выходом первой схемы сравнени , п тый выход коммутатора блока управлени обме- ном соединен с управл ющим входом регистра установки цепей, первый выход которого соединен с первым информационным входом третьей схемы сравнени и вторым информационным входом третьего коммутатора, выход которого соединен с информационными входами блока формировани контрольного бита, четвертого коммутатора и вторым информационным входом треть ей схемы сравнени , разрешающий вход которой соединен с восьмым выходом дешифратора режимов, третий выход, которого соединен с первым управл ющим входом п того коммутатора, выход которого соединен с вторым информаI . ционным входом первого коммутатора. и вл етс выходом устройства, а второй, тречий и четвертый управл ющие входы п того коммутатора соединены соответственно с выходом регист ра установки цепей, шестым выходом блока фиксации режима приема и п тым выходом блока фиксации режима переда чи, четвертые и п тые входы которых соединены соответственно с шиной слу жебных сигналов вычислительной машины , с четвертым и п тым выходами первого коммутатора, шестой выход ко торог.о соединен с первьм информационным вхЬдом п того коммутатора, второй информационный вход которого соединен с выходом передающего регистра сдвига, информационный вход которого соединен с выходом четвертого коммутатора, управл ющий и второй информационный входы которого соединены соответственно с дев тым выходом дешифратора режимов и вькодом блока формировани контрольного бита . Кроме того, блок фиксации режима приема содержит два коммутатора, регистр , два элемента И, счетчик битов приема, дешифратор битов приема, схему сравнени , счетчик знаков приема , дешифратор знаков приема, причем первые входы первого коммутатора и первого элемента И образуют п тьй вход блока, выход первого коммутатора соединен с первым входом регистра , второй вход которого вл етс четвертым входом блока, а первый выход соединен с вторым входом первого элемента И. и вл етс первым выходом блока, выход первого элемента И соединен с первым входом счетчика битов приема, выход которого через дешифратор битов приема соединен с первым входом схемы сравнени , второй вход которой и второй вход первого коммутатора образуют третий вход блока, выход схемы сравнени соединен с вторым входом счетчика битов приема, первым входом второго элемента И и первым входом второго коммутатора, выход которого вл етс третьим выходом блока, а второй вход соединен с первым выходом дешифратора знаков приема, вход которого соединен с выходом счетчика знаков приема, первый вход которого соединен с выходом второго элемента И, второй вход которого и третий вход второго коммутатора объединены и вл ютс вторьм входом блока , первый выход дешифратора знаков , приема соединен с вторым входом счетчика знаков приема, третий вход первого коммутатора вл етс первым входом блока, второй и четвертый выходы которого соединены с вторым выходом регистра, третий выход которого вл етс шестым выходом , выход схемы сравнени , первый и второй выходы дешифратора знаков приема образуют п тый выхЬд блока. Кроме того, блок фиксации режима передачи содер/ ит два коммутатора, два элемента И, регистр, счетчик .битов передачи, дешифратор битов передачи , схему сравнени , счетчик знаков передачи и дешифратор знаков передачи, причем первый вход первого коммутатора вл етс первым входом блока, а выход соединен с первым ВХОДОМ-регистра, второй вход и первый выход которого вл ютс соответственно четвертым входом и п тым выходом блока, второй выход регистра, вл етс вторым, выходом блока и сое. динен с первым входом первого элемента И, второй вход которого и в.торой вход первого коммутатора образуют, п тый вход блока, выход первого элемента И соединен с первым входом счетчика битов передачи, выход которого: через дешифратор битов передачи соединен с первым входом схемы сравнени , второй вход которой и третий вход первого коммутатора образуют . третий вход блока, четвертый вХод первого коммутатора, первые входы второго элемента И и второго коммутатора образуют второй вход блока, . . выход схемы сравнени соединен с вторыми входами счетчика битов передачи второго элемента И и второго коммутатора , третий вход которого соединен с выходом дешифратора знаков передачи , вход которого соединен с выходом счётчика знаков передачи, первый вхр которого соединен с выходом второго элемента И, выходы схемы сравнени и первого элемента И образуют первый выход блока, первый выход депшфратор соединен с вторьм входом счетчика зн ков передачи, первый и второй выходы дешифратора знаков передачи образуют четвертый выход блока. На фиг. 1 изображена структурна схема устройства дл сопр жени вычислительной машинц с аппаратурой пе редачи данных; на фиг. 2 - структурные схемы блока фиксации режима прие ма, блока управлени обменом, блока фиксации режима передачи. Устройство дл сопр жени вычисли тельной машины с аппаратурой передачи данных содержит входной регистр 1 первый коммутатор 2, первую схему 3 сравд1ени , регистр 4 состо ни , приемный регистр 5 сдвига, регистр 6 кода задержки, блок 7 фиксации режим приема, регистр 8 приема, вторую схе му 9 сравнени , регистр 10 настройки, блок 11 контрол почетности, второй коммутатор 12, дешифратор 13 режимов, блок 14 управлени обменом, регистр 15 передачи, третий коммутатор 16, блок 17 фиксации режима передачи , блок 18 формировани контрольного бита, четвертый коммутатор 19, третью схему 20 сравнени , ре- гистр 21 установки цепей, передающий регистр 22 сдвига, п тый коммутатор 23, шину 24 кодов команд и прерываний вычислительной машины, ти-, ну 25 служебных сигналов вычислительной машины, информационную шину 26 вычислительной машины, Е(ход 27 и выход 28 устройства, входы и выходы 29 - 34 блока 7, входы и выходы 35 - 42 блока 14, входы и выходы 43 - 47 блока 17, Входной регистр 1 предназначен дл запоминани текущего состо ни входных цепей устройства. Коммутатор 2 предназначен дл ком мутации сигналов с вькода регистра 1 и в тестовом режиме сигналов с выхода коммутатора 23, Схема 3 сравнени и регистр 4 состо ни предназначены дл выделени момента изменени значений сигналов во входных цеп х устройства и форми- ровани сигнала запроса прерывани .Изменилось состо ние входных цепей Приемный регистр 5 сдвига предназначен дл приёма и формировани информационных знаков, поступающих на его вход, последовательным кодом. Регистр 6 кода задержки предназначен дл приема и хранени значений задержки информации в канале св зи, поступающих на его вход, последовательным кодом. Блок 7 фиксации режима приема .; -. предназначен дл формировани управл ющих сигналов приема. Регистр 8 приема предназначен дл формировани и передачи знаков вычислительной машине. Схема 9 сравнени предназначена дл опознани служебных символов приема , заданных в регистре 10 с помощью программы ЭШ, и формировани сигнала запроса прерывани Служебный символ приема опознан. Регистр 10 настройки предиазначе дл хранени двадцатичетырезсразр дного числа, определ ющего заданные :Dinen with the bus service signals of the computer, sync. The receive mode 10P1 blocks and the mode outputs of which are connected respectively to the control inputs of the parity check block and the transmission flea are connected to the overhead bus of the computer, which is also connected to the inputs of the send register and the transfer register, an input register is entered, five; switches, three comparison schemes: a state register, an aadrice code register, a setup register, a mode decoder, a circuit installation register, the device input connected to an information one, an input register input whose reset input is connected to the bus of service signals of the extraction machine, and the output is connected to the first information input of the first switch, control input; which is connected to the first output of the mode decoder, the second output J of the mode decoder is connected to the allowing input of the first comparison circuit, the first information input of which is connected to the output of the state register, the information input of which is the second information input of the first comparison circuit with the first output of the first switch, the second and third outputs of which are connected to the information receiving shift register and the delay code register, whose control input connected to the fourth output of the receive mode latch block, the fifth output of which is connected: to the control input of the reception register, the reset inputs of the status register, the circuit installation register and the configuration register are connected to the overhead bus of the computer, the first output of the us-out register is connected to the first informational second comparison circuit, the second information input of which and the input of the parity check block are connected to the output of the receiving shift register, the output of the reception register is connected to the second information one One second switch, the third information input of which is connected to the output of the delay code register, and the first and second control inputs are connected to the third output of the switch of the exchange control block and the third output of the descriptor of the MOB mode, the fourth, fifth, sixth and seventh formation of the control bit, allowing the input of the second comparison circuit, the third inputs of the receive mode fixing blocks and the transfer mode, the output of the transfer register is connected to the first information input of the third switch, the first and in the mountain equal inputs of which are connected respectively to the overhead bus of the computing machine and the fourth code of the transfer mode fixing unit, the information input of the transmission register is connected to the information push computer that is also connected to the output of the second switchboard and to the information inputs of the circuit installation register and the tuning register that controls the input of which is connected to the fourth output of the switch of the exchange control unit, and the output to the input of the mode decoder, the outputs of the second and third circuits They are connected respectively to the third and fourth inputs of the interrupt register of the exchange control unit, the fifth input of the interrupt register and the sixth input of the switch of which are connected to the output of the first comparison circuit, the fifth output of the switch of the exchange control unit is connected to the control input of the circuit installation register, the first the output of which is connected to the first information input of the third comparison circuit and the second information input of the third switch, the output of which is connected to the information inputs of the co-generation unit The control bit, the fourth switch and the second information input are the third comparison circuit, the enable input of which is connected to the eighth output of the mode decoder, the third output of which is connected to the first control input of the fifth switch, the output of which is connected to the second informationI. input of the first switch. and is the output of the device, and the second, treky and fourth control inputs of the fifth switch are connected respectively to the output of the circuit installation register, the sixth output of the receive hold block and the fifth output of the transfer lock block, the fourth and fifth inputs of which are connected respectively, with the bus of the computer's signal signals, with the fourth and fifth outputs of the first switch, the sixth output of which is connected to the first information input of the fifth switch, the second information input of which is connected with the output of the transmitting shift register, the information input of which is connected to the output of the fourth switch, the control and second information inputs of which are connected respectively to the ninth output of the mode decoder and the code of the control bit generation unit. In addition, the receive mode hold block contains two switches, a register, two AND elements, a receive bit counter, a receive bit decoder, a comparison circuit, a receive character counter, a receive character decoder, the first inputs of the first switch and the first And element forming the fifth block input , the output of the first switch is connected to the first input of the register, the second input of which is the fourth input of the block, and the first output is connected to the second input of the first element I. And is the first output of the block, the output of the first element I is connected to the first The inputs of the receive bit counter, the output of which is connected to the first input of the comparison circuit through the receive bit decoder, the second input of which and the second input of the first switch form the third input of the block, the output of the comparison circuit is connected to the second input of the receive bit counter, the first input of the second And element and the first the input of the second switch, the output of which is the third output of the unit, and the second input is connected to the first output of the receive character decoder, the input of which is connected to the output of the receive character counter, the first input of which is connected With the output of the second element AND, the second input of which and the third input of the second switch are combined and are the second input of the block, the first output of the character decoder, the reception is connected to the second input of the reception counter, the third input of the first switch is the first input of the block, the second and fourth the outputs of which are connected to the second output of the register, the third output of which is the sixth output, the output of the comparison circuit, the first and second outputs of the receive character decoder form the fifth output of the block. In addition, the transfer mode commit unit contains two switches, two AND elements, a register, a transmission bit counter, a transmission bit decoder, a comparison circuit, a transmission character counter, and a transmission character decoder, the first input of the first switch is the first input of the block, and the output is connected to the first INPUT register, the second input and the first output of which are respectively the fourth input and the fifth output of the block, the second output of the register is the second, the output of the block and soy. dinene with the first input of the first element I, the second input of which and the second input of the first switch form the fifth input of the block, the output of the first element I connected to the first input of the transfer bit counter, the output of which is connected to the first input of the comparison circuit via the decoder of the transmission bits , the second input of which and the third input of the first switch form. the third input of the block, the fourth in the Yield of the first switch, the first inputs of the second element And the second switch form the second input of the block,. . the output of the comparison circuit is connected to the second inputs of the transfer bit counter of the second element And the second switch, the third input of which is connected to the output of the transfer character decoder, the input of which is connected to the output of the transfer character counter, the first input of which is connected to the output of the second element And, the outputs of the comparison circuit The first element And form the first output of the block, the first output of the deprafrrator is connected to the second input of the transfer character counter, the first and second outputs of the transfer decoder character form the fourth output of the block. FIG. 1 shows a block diagram of a device for interfacing computational machines with data transmission equipment; in fig. 2 shows block diagrams of a receive mode lock block, an exchange control block, a transfer mode lock block. The device for coupling the computing machine with the data transmission equipment contains the input register 1, the first switch 2, the first comparison circuit 3, the status register 4, the receive shift register 5, the delay code register 6, the receive fixing unit 7, the reception register 8, the second to compare circuit 9, tuning register 10, honor control block 11, second switch 12, decoder 13 modes, exchange control block 14, transfer register 15, third switch 16, transfer mode fixing block 17, control bit generation unit 18, fourth switch the torus 19, the third comparison circuit 20, the circuit installation register 21, transmitting the shift register 22, the fifth switch 23, the bus 24 for the computer command and interrupt codes, the type 25 for the overhead signal of the computer, the information bus 26 for the computer, E (stroke 27 and device output 28, inputs and outputs 29 to 34 of block 7, inputs and outputs 35 to 42 of block 14, inputs and outputs 43 to 47 of block 17, Input register 1 is designed to store the current state of the device input circuits. Switch 2 is designed to switch signals from the code of register 1 and in test mode the signals from switch 23 output, Comparison circuit 3 and state register 4 are used to select the moment when the signal values change in the input circuits of the device and generate an interrupt request signal. the state of the input circuits The receive shift register 5 is designed to receive and form information signs arriving at its input with a serial code. The delay code register 6 is for receiving and storing information delay values in a communication channel arriving at its input with a serial code. Unit 7 fixation of the reception mode.; -. designed to generate receive control signals. Acceptance register 8 is intended for generating and transmitting characters to a computer. Comparison circuit 9 is designed to identify the receive service symbols specified in register 10 using the ES program and generate an interrupt request signal. The receive service symbol is recognized. Register 10 is pre-set differently for storing twenty-four bits defining the specified:

программой ЭВМ режим работы устройства и служебный символ приема.computer program device operation mode and reception service symbol.

Блок. 11 контрол по четности пред назначен дл контрол прин того знака по четности или нечетности в зависимости от сигнала, устанавливаю .щего способ контрол , путем сложени семи битов принимаемого знака и формировани сигнала запроса прерывани Опшбка контрол приема в случае несовпадени контрольного бита знака с вычисленной суммой.Block. The 11 parity check is designed to control the received parity or odd parity depending on the signal, I establish a monitoring method by adding the seven bits of the received sign and generating the receive control signal Opshbka receive control signal in case the sign bit does not match the calculated sum.

Коммутатор 12 предназначен дл вьщачи в канал ЭВМ в режиме аппаратного управлени цеп ми информации и данных о задержке информации в канале св зи, в режиме программно-аппаратного управлени цеп ми - текущего значени сигналов во входных цеп х устройства, информации и данных о задержке информации, а в режиме программного управлени цеп ми - текущего значени во входных цеп х устройства .The switch 12 is designed to enter into a computer channel in the mode of hardware control of information circuits and information about the delay of information in the communication channel, in the mode of software and hardware control of the circuits — the current value of the signals in the input circuits of the device, information and data about the delay of information, and, in software control mode, the current value in the input circuits of the device.

Дешифратор 13 режимов предназначен дл дешифрации кода, определ ющего заданный режим работы устройства .The decoder 13 modes is designed to decrypt the code that determines the specified mode of operation of the device.

Блок 14 управлени обменом предна .значен дл организации обмена информацией между устройством и каналом специализированной ЭВМ.The exchange control unit 14 is intended to organize the exchange of information between the device and the channel of the specialized computer.

Регистр 15 передачи предназначен дл приема и хранени информации, принимаемой из канала ЭВМ. Transmission register 15 is designed to receive and store information received from a computer channel.

Коммутатор 16 .предназначен дл последовательной выдачи байтов двадцатичетырехразр дного слова, хран щегос в регистре 15, и служебного, символа передачи при установлении синхронизации или при отсутствии информации дл передачи.The switch 16 is intended for sequentially issuing twenty-four bytes of the word stored in register 15 and the service transmit symbol when establishing synchronization or when there is no information to transmit.

Блок 17 фиксации режима передачи предназначен дл формировани управл ющих сигналов передачи.The block 17 of fixing the transfer mode is designed to generate transmission control signals.

Блок 18 формировани контрольного бита предназначен дл формировани контрольного бита знака путем сложени семи передаваемого знака,причем в зависимости от сигнала, устанавливающего способ контрол , формируетс контрольный бит, соответствующий либо четному, либо нечетному знаку.The check bit generation unit 18 is designed to form a check bit of a character by adding the seven transmitted signs, and depending on the signal setting the monitoring method, a check bit is formed corresponding to either an even or an odd sign.

Коммутатор 19 предназначен дл формировани знака передачи путем од новременной вьздачи информационных битов знака, число которых определ етс заданным форматом знака, кроме того, в асинхронном режиме битов старт и стоп, посто нно заданных на входа: коммутатора 19 (причем, стопова - посыпка может быть двойной), а также контрольного бита знака в режиме с контролем по четности или нечетности .The switch 19 is designed to form a transmission sign by simultaneously exchanging the information bits of the sign, the number of which is determined by the specified sign format, in addition, in the asynchronous mode, the start and stop bits are permanently set at the input: the switch 19 (and the stop can be double), as well as the control bit of the sign in the mode with parity or odd parity.

Схема 20 сравнени предназначена дл опознани служебных символов пе- редачи, заданных в регистре 21 с помощью программы ЭВМ, и формировани сигнала запроса прерывани Служебный символ передачи опознан.Comparison circuit 20 is designed to identify transmission service symbols specified in register 21 using a computer program and generate an interrupt request signal. A transmission transmission symbol is recognized.

Регистр 21 установки цепей предназначен дл хранени служебного символа передачи (в первых восьми разр дах ) и кода, определ ющего состо ние выходных цепей устройства при программном управлении цел ми.Circuit installation register 21 is intended to store a transmission service symbol (in the first eight bits) and a code defining the state of the output circuits of the device when programmatically controlling targets.

Передающий регистр 22 сдвига предназначен дл формировани последовательного кода информационных знаков и передачи их в аппаратуру передачи данных.The transmit shift register 22 is designed to form a serial code of information signs and transfer them to the data transmission equipment.

Коммутатор 23 предназначен дл .выдачи на выход 28 устройства в режиме аппаратного управлени цеп ми информации в последовательном коде с выхода регистра 22, синхронизирующих сигналов с шестого выхода коммутатора 2 и управл ющих сигналов с выходов 32 и 47 блоков 7 и 17 фиксации соответственно, в режиме программноаппаратного управлени цеп ми - информации в последовательном коде с выхода регистра 22, синхросигналов с щестого выхода коммутатора 2 и сигналов , определ ющих состо ние управл ющих цепей устройства с соответствующих разр дов регистра 21, а в режиме программного управлени цеп ми - кода, записанного в регистре 21 . Шина 24 предназначена дл обеспечени взаимодействи устройства с ка налом специализированной ЭВМ с помощью кодов команд и прерываний. i . . The switch 23 is designed to output to the device’s output 28 in the hardware control mode the information in the serial code from the output of the register 22, the clock signals from the sixth output of the switch 2 and the control signals from the outputs 32 and 47 of the fixing blocks 7 and 17, respectively. software and hardware control - information in the serial code from the output of the register 22, the sync signals from the other output of the switch 2, and signals determining the state of the control circuits of the device from the corresponding control bits Stra 21, and in the program control mode chains - code written in the register 21. Bus 24 is designed to enable the device to communicate with the channel of the specialized computer using command codes and interrupts. i. .

Шина. 25 предназначена дл обеспечени взаимодействи устройства с каналом специализированной ЭВМ с помощью управл ющих сигналов. К таким сигналам относ тс сигналы сброса, синхросигналы, сигнал установки команды , сигнал опроса требований обмена , ретранслированный сигнал опроса требований обмена, сигнал опроса требований прерьшаний и ретранслированный сигнал опроса требований прерываний , сигнал ввода-вывода, сигнал конца св зи, сигнал готовности. Шина 26 предназначена дл обмена устройства с каналом специализиро ванной ЭВМ управл ющими и информационными словами. Вход 27 предназначен дл ввода в устройство с аппаратуры передачи данных информации в последовательном коде, управл ющих и синхронизирующих сигналов. Выход 28 предназначен дл вывода из устройства в аппаратуру передачи данных информации в последовательном коде, управл ющих и синх.ронизирующих сигналов. Блок 7 фиксации режима приема содержит шестой коммутатор 48, регистр 49, первый элемент И 50, счетчик 51 битов приема, дешифратор 52 битов приема, четвертую схему 53 сравнени , второй, элемент И 54, счет чик 55 знаков приема, дешифратор 56 знаков приема и седьмой коммутатор 57.. Коммутатор 48 предназначен дл :Ввода в регистр 49 при включенном приеме сигнала Аппаратура передачи данных готова (АПДГ), сигнала Принимаемые данные вьщаютс (ПОДВ) в синхронном режиме обмена с устройством защиты от ошибок, сигнала Де тектор принимаемого линейного сигнала (ДГШС) в синхронном режиме обмена с устройством преобразовани сигналов, стартовой посыпки Принимаемые данные (НМД) в асинхронном режиме обмена с устройством преобразовани сигналов и си нала Задержка информации выдаетс (ЗИВ) при поотуплении в устройство значени задержки информации. Регистр 49 предназначен дл формировани управл юищх сигналов приема ., Элемент И 50 счетчик 51, дешифра тор 52.и схема 53 сравнени предназначены дл формировани сигнала управлени приемом знака в регистр в Элемент И 54, счетчик 55 и дешифратор 56 предназначены дл формировани сигналов, управл ющих приемом знаков слова в регистр В, в пословном режиме обмена. БЛОК 14 управлени обменом содержит дешифратор 58 команд, регистр 59 команд, регистр 60 обменов, восьмой коммутатор 61, регистр 62 прерываний 1714 Дешифратор 58, вход которого подключен к щине 24, предназначен дл дешифрации кода операции прин той команды. Регистр 59 предназначен дл запоминани команд, поступающих в устройство . Регистр 60 предназначен дл фиксации запросов обмена. Коммутатор 61 предназначен дл выдачи по упра.вл ющим сигналам, поступающим из канала ЭВМ, сигналов приема в регистры 10, 15 и 21, сигнала управлени коммутатором 12 и сигналов запроса прерываний Подготовка окончена, Конец приема, Конец передачи. Регистр 62 предназначен дл фиксации запросов прерываний. Блок 17 фиксации режима передачи, содержит дев тый коммутатор 63, регистр 64, третий элемент И 65, счетчик 66 битов передачи, дешифратор 67 битов передачи, п тую схему 68 сравнени , четвертый элемент И 69, счетчик 70 знаков передачи, дешифратор 71 знаков передачи, дес тый коммутатор 72. Коммутатор 63 предназначен дл ввода в регистр 64 сигналов, включающих прием или передачу, и при включенной передаче - сигналов АПДГ и Готов к передаче (ГПД). Регистр 64 предНазначен. дл формировани управл ющих сигналов передачи . Элемент И 65, счетчик 66, дешифратор 67 и схема 68 сравнени предназначены дл формировани сигналов управлени регистром 22. Элемент И 69, счетчик 70 и дешифратор 71 предназначены дл формиро- вани сигналов управлени коммутатором 16 и сигнала запроса обмена по передаче в пословном режиме обмена. Коммутатор 72 предназначен дл передачи в регистр 60 в качестве запроса обмана по передаче сигнала, фиксирующего момент передачи знака в байтовом режиме, и сигнала, фиксирун цего момент передачи слова в пословном .режиме обмена. Устройство может работать в различных режимах, причем режим работы устройства определ етс заданным программойЭВМ содержимым регистра 10 настройки. 15 1 В устройстве можно задавать три основных режима работы, отличающихс способом управлени цеп ми обмена с аппаратурой передачи данных. Аппаратный способ управлени цеп ми реализуетс блоками 7,14 и 17. При таком способе управлени обменом со стороны ЭВМ требуютс минимальные затраты времени, поскольку от программы требуютс только включение-выключение обмена и обработка возникающих прерываний. Программно-аппаратный способ управлени цеп ми используетс дл организации взаимодействи с теми типами аппаратуры передачи данных логика работы которых при установлении св зи отличаетс от работы . устройств,, дл которых предусмотрена аппаратна реализаци управлени , а передача данных осуществл етс также. При этом способе управлени взаимодействие цепей управлени осуществл етс по командам, поступающим из ЭВМ, в, то врем как обмен данными и синхронизирующими сигналами осуществл етс аппаратно. При использовании этого способа управлени цеп ми врем вычислительного устройства затрачиваетс на установление св зи с аппаратурой передачи данных и на окончание обмена. Сам же процесс обмена данными, занимающий большую часть всего времени обмена, происходит без участи программы и вьшолн етс самосто тельно, . Программный способ управлени ;цеп ми позвол ет реализовать любой алгоритм обмена информацией с аппара . турой передачи данных, в том числе и любую скорость передачи . При программном способе управлени обмен с аппаратурой передачи данных требует затрат времени программы гораздо больше, чем при аппаратном и программно-аппаратном, но зато этот способ дает возможность реализовать обмен с любым внепшим устройством, использующим последозательный вводвывод информации, если число требующихс цепей не выводит за пределы, установленные в устройстве. Так как аппаратное управление цеп ми в устройстве при этом не работает, назначение цепей может быть выбрано прои вольно по желанию пользовател . Измен содержимое регистра 10 в устройстве могут быть заданы 716 следующие режимы работы: синхронныйи асинхронный; с контродем знаков по четности или по нечетности и .без контрол ; с анализом служебных символов.приема или передачи и без анализа; с опросом входных цепей и без опроса; с устройствами защиты от ошибок или с устройствами преобразовани сигналов. Кроме того, значени соответствующих разр дов регистра 10 определ ют длину знака (от п ти до восьми разр дов). При настройке устройства может быть задан .режим тестового контрол . При этом устройство логически отключаетс от подключенной к нему внешней аппаратуры, а выходные цепи подключаютс к входам устройства. В этом режиме может быть проверено прохождение информации через все устройство. Настройка устройства на межмашинный обмен заключаетс в установке соответствующего разр да регистра 10 дл устройства, реализующего сторону аппаратуры передачи данньк. При этом снимаетс блокировка, котора возникает при попытке, аппаратурыпередачи данных первой начать обмен. Если настройка на межмашинный обмензадаетс в обоих устройствах сопр жени одновременно, то любое устрой ство может инициировать обмен. Работа с устройством начинаетс сподачи от ЭВМ по шине 24 команд Настройка на; режим (HP) и Установка цепей (УЦ). Эти команды, как и любые другие, поступают.на дешифратор 58 команд блока 14 управлени обменом. Расшифрованный код команды заноситс в регистр 59 команд. Команды HP и УЦ перевод т устройство в режим подготовки. После установки команды в регистр 59 начинаетс ее выполнение. Формируемые при этом сигналы поступают на входы регистра 60 обменов в качестве сигналов запроса обмена. Требовани на обслуживание запросов обмена передаютс от устройства к ЭВМ. Получив сообщение о наличии запроса обмена, ЭВМ обслуживает запрос , имеющий высший приоритет среди Лоступивших запросов, после чего разр д регистра 60, соответствующий обслуженному запросу, устанавливаетс в ноль и производитс переход к обслуживанию следующего запроса в соответствии с приоритетом. Выполнение, команд HP и YV, заканчиваетс записью в регистры 10 и 21 содержимого соответствующих чеек пам ти ЭВМ. Прием в регистры 10 и-21 осуществл етс -по управл ющим сигналам, формируемым соответственно на выходах 40 и 41 коммутатора 61 блока 14 управлени обменом.. После выполнени команд HP и УЦ на выходе коммутатора 61 формируетс сигнал Подготовка окончена, который в качестве запроса прерывани поступает в регистр 62 прерываний, В этом регистре фиксируютс все запросы прерываний, возникающие в уст ройстве по тем или иным причинам. ЭВМ, получив сообщение о наличии за проса прерывани , обслуживает запро сы в соответствии с установленным между ними приоритетом. Дл включени устройства в работ по обмену информацией, по шине 24 из ЭВМ в устройство подаютс команды Прием байтаьог, Прием словами Передача, байтами, Передача слова по кбторым на выходе регист-;ра 59 команд формируютс сигналы Прием и Передача. По вление эти сигналов разрешает функционирование блока 7 фиксации режима приема и бл ка 17 фиксации режима передачи соот ветственно. В режиме аппаратного управлени цеп ми сигналы Прием или Передача оступают с первого и четвертог выходов регистра 59 через коммутатор 63 на вход регистра 64. При это если сигнал АПДГ на входе устройства отсутствует, то на выхода 47 блока 17 формируетс сигнал Оконеч ное оборудование данных готово (ООДГ), поступающий через коммутатор 23 в аппаратуру передачи данных Сигнал ответа о готовности аппарату ры передачи данных АПДГ с регистра через коммутатор 2 поступает на вхо ды 29 и 44 коммутаторов 48 и 63 бло ков.. 7 и 17 соответственно. По сигналу АЦЦГ, поступающему через коммутатор 48 на вход регистра 49, на первом его выходе формируетс сигнал Готов к приему (ГПМ который с выхода 32 через коммутатор 23 вьщаетс в аппаратуру п.ередачи данных. В том случае, если обмен производитс с устройством защиты от оши-, бок в синхронном режиме, то поступающий с аппаратуры передачи данных на вход регистра 49 сигнал ПВДВ формирует на втором его вкходе 30 сигнал управлени приемным регистром 5 сдвига. Этот сигнал разрешает сдвиг информации в регистре 5, а также разрешает прохождение синхроимпульсов на вход счетчика 51« Информаци , поступагаца через регистр 1 и коммутатор 2 на вход регистра 5, вдвигаетс в этот регистр. При каждом сдвиге в регистре 5 происходит увеличение содержимого счетчика 51 на единицу. Число необходимых сдвигов определ етс заданным в ре.гистре 10 настройки форматом знаков. После приема каждого знака содержимое регистра 5 переписываетс в регистр 8. Если задан байтовый режим обмена, то после записи каждого знака в регистр 8 на выходе коммутатора 57 по сигналу совпадени содержимого счетчика 51 с числом , означающим длину знака, формируетс сигнал Запрос обмена по приему (ЗОПМ). По этому сигналу содержимое регистр 8 передаетс по шине 26 в канал ЭВМ. При пословном режиме обмена регистр 8 последовательно заполн етс трем знаками, отсчитываемыми счетчиком 55, и толь- . ко потом возникает ЗОПМ. Окончание приема знаков определ етс моментом сн ти сигнала ПМДВ или подачей от ЭВМ команды Отключить прием. При обмене с устройством преобразовани сигналов в аситсррнном режиме прием начинаетс при по влении стартовой посыпки ПМД. Прием и упаковка знаков в регистр приема осуществл етс также, как при работе, с устройством защиты от ошибок. После приема информационной части каждого знака осуществл етс контроль знака по четности. Если контрольный бит знака не совпадает с вычисленной суммой, то блок 11 контрол по четности формирует сигнал Ошибка контрол приема, поступающий на вход 6 регистра 62 прерываний в качестве запроса прерывани . При обмене с устройством преобразовани сигналов в синхронном режиме прием начинаетс сразу после включени , если при этом сигнал ДППС канала данных находи гс во включенном состо нии. При этом принимаемые биты посто нно вдвигаютс в регистр 5. Подключенна к выходам регистра 5 схема 9 сравнени - осуществл ет поиск служебного символа приема в принимаемых данных (в данном случае это должен быть код СИН). При обнаружении этого символа информаци принимаетс в регистр 8 и далее через коммутатор 12 по шине 26 передаетс в канал ЭВМ. О приеме служебного символа программе ЭВМ сообщаетс путем формировани на выходе схемы 9 сравнени сигнала Служебный символ приема опознан который в качестве запроса nocTyitaeT на вход 38 регистра 62 прерываний. . В том случае, когда в устройство поступает значение задержки информации в канале св зи, оно накапливаетс в регистре 6. Прием в регистр 6 производитс аналогично приему в регистр 5, но при этом управл ииций сиг нал.регистра 6 формируетс на вйходе 31 по сигналу ЗИВ. Данные о задержке информации могут быть использованы программой дл органйзацш повторной передачи утер нной информации . I В режиме передачи информации сиг нал АДЦГ, поступающий через коммута тор 63 на вход регистра 64, формирует сигнал Запрос передачи (ЗПД) который с выхода 47 через коммутатор 23 выдаетс в аппаратуру переда чи данных. В ответ на запрос аппара тура передачи данных выдает сигнал ГИД. После установлени св зи устройства с аппаратурой передачи данных начинаетс обмен данными. Си нал, формируемый на выходе регистра 64 по сигналу ГЦЦ, поступает в регистр 60 обменов в качестве начального запроса обмена по переда че. Канал ЭВМ обслуживает этот запрос и записьшает в регистр 15 пере дачи первое слово. Затем содержимое старшего байта через коммутатор 16 подаетс на коммутатор 19, где в соответствии с заданным в регистре 10 режимом и форматом знаков фор мируетс информационный знак длиной от 5 до 8 битов, обрампенный битами старт и стоп в асинхронном рв оше передачи и контрольным битом, если задан режим с контролем.по четности или нечетности. При этом стопова посылка может быть двойной. Подготовленный, таким o6pa3ONf знак записываетс в передающий регистр 22 сдвига. Сигнал, сформированный на вькоде регистра 64 по сигналу ГПД в режиме передачи, обеспечивает прохождение синхронизирующих импульсов передачи на сдвиговой вход регистра 22 и на счетный вход счетчика 66 битов передачи. При каждом сдвиге в регистре 22 содержимое счетчика 66 увеличиваетс на единицу . При совпадении содержимого счетчика с числом, означаюпрм длину знака , которое устанавливаетс с помощью дешифратора 13 по содержимому регистра 10, формируетс сигнал управлени регистрЬм 22. Этот сигнал сбрасывает счетч:ик 66, подготавлива его к счету битов следующего знака. ПРИ передаче информации в байтовом режиме по этому сигналу на выходе коммутатора 72 формируетс Запрос обмена по передаче (ЗОПД), поступающий на вход регистра 60 обменов. При передаче словами по сигналу совпадени с выхода схемы 68 сравнени происходит увеличение на 1 содержимого счетчика 70 знаков передачи. Дешифратор 71 формирует сигналы . управлени коммутатором 16, которые переключают коммутатор 16, последовательно передаюврй байты слова в коммутатор 19. После передачи всего информационного слова на выходе дешифратора 71 формируетс сигнал , который через коммутатор 72 поступает в регистр 60 в качестве запроса обмена по передаче. Информаци поступает на выход 28 устройства через коммутатор 23 в последовательном коде. Окончание передачи информации производитс по команде от ЭВМ Отключить передачу. В том случае, если задан режим. работы с анализом служебных символов передачи, то схема 20 сравнени осуществл ет опознание служебного символа передачи в передава:емых данных . О передаче служебного символа программе ЭВМ сообщаетс путем формировани на выходе схемы 20 сравнени сигнала Служебный символ передачи опознан, который в качестве запроса прерывани поступает на вход 39 регистра 62 прерываний.Tire. 25 is intended to provide an interaction of a device with a specialized computer channel with the help of control signals. Such signals include a reset signal, a sync signal, a command setup signal, an interrogation request interrogation signal, an interchange demand interrogation signal, an interruption request interrogation signal, and an interrupt demand interrogation signal, an input / output signal, an end signal, a ready signal. Bus 26 is designed to exchange a device with a specialized computer channel with control and information words. The input 27 is intended for input into the device from the data transmission equipment information in a serial code, control and synchronization signals. The output 28 is intended for output from the device to the data transmission equipment information in a serial code, control and synchronizing signals. The receiving mode fixing unit 7 comprises the sixth switch 48, the register 49, the first element 50, the reception bit counter 51, the reception bit decoder 52, the fourth comparison circuit 53, the second, element 54, the reception counter 55 characters decoder 56 seventh switch 57 .. Switch 48 is intended to: Input to register 49 when signal reception is on Data transmission equipment is ready (APDG), signal The received data is output (SUB) in synchronous mode of exchange with an error protection device, signal Line detector received signal ( DGShS ) in synchronous mode of exchanging with a signal converting device, starting sprinkling. Received data (TLM) in asynchronous mode of exchanging with a device of converting signals and a signal. Information delay is issued (ZIW) when the information delay value is received in the device. Register 49 is designed to generate control signals for receiving signals. Element And 50 counter 51, decoder 52. and comparison circuit 53 are designed to form a control signal for receiving a character in a register in Element And 54, counter 55 and decoder 56 are used to generate control signals. words in the register B, in the word-by-word exchange mode. The exchange control unit 14 contains a command decoder 58, a command register 59, an exchange register 60, an eighth switch 61, an interrupt register 62 1714 The decoder 58, the input of which is connected to a bus 24, is designed to decrypt the operation code of the command received. Register 59 is for storing instructions entered into a device. Register 60 is designed to commit exchange requests. The switch 61 is designed to issue control signals from the computer channel, reception signals to registers 10, 15 and 21, control signals for the switch 12 and interrupt request signals. Preparation completed, End of reception, End of transmission. Register 62 is designed to record interrupt requests. The transfer mode fixing unit 17 contains the ninth switch 63, the register 64, the third element AND 65, the counter 66 transmission bits, the decoder 67 transmission bits, the fifth comparison circuit 68, the fourth element AND 69, the counter 70 transmission characters, the decoder 71 transmission characters , the tenth switch 72. Switch 63 is intended to input 64 signals into the register, which include reception or transmission, and when transmission is on, the signals are APDG and Ready to Transmit (GPD). Register 64 is assigned. for generating transmission control signals. Element 65, counter 66, decoder 67, and comparison circuit 68 are used to generate register control signals 22. And element 69, counter 70, and decoder 71 are used to generate control signals for switch 16 and the exchange request signal in the word-by-word exchange mode. The switch 72 is intended to be transmitted to the register 60 as a request for deception on the transmission of a signal that fixes the moment of transmission of the character in byte mode, and a signal that fixes the moment of word transmission in the word-by-word exchange mode. The device can operate in various modes, and the mode of operation of the device is determined by the contents of register 10 of the settings specified by the computer program. 15 1 Three basic operating modes can be set in the device, which differ in the method of controlling the communication circuits with the data transmission equipment. The hardware method of controlling the circuits is implemented by blocks 7,14 and 17. This method of controlling the exchange from the computer side requires minimal time, since the program only requires switching the exchange on and off and processing the interruptions that occur. The hardware-software chain management method is used to organize interaction with those types of data transmission equipment, the operation logic of which, when establishing communication, differs from operation. devices, for which a hardware implementation of control is provided, and data transmission is also carried out. In this method of control, the interaction of the control circuits is effected by commands from the computer, while the data and the synchronization signals are exchanged in hardware. When using this chain management method, the time of the computing device is spent on establishing communication with the data transmission equipment and at the end of the exchange. The data exchange process itself, which occupies most of the total exchange time, takes place without the program's fate and is carried out on its own,. Software control method; chains allows to realize any algorithm of information exchange with the device. data transfer, including any transfer rate. With software control, the exchange with data transfer equipment requires a lot of program time than with hardware and software / hardware, but this method makes it possible to realize exchange with any external device that uses post-information input, if the number of required circuits does not exceed installed in the device. Since the hardware control of the circuits in the device does not work at the same time, the assignment of the circuits can be chosen arbitrarily at the request of the user. By changing the contents of register 10, the device can be configured 716 the following modes of operation: synchronous and asynchronous; with konderdem odd parity or odd and. without control; with the analysis of service symbols. reception or transmission and without analysis; polling input circuits and no polling; with error protection devices or signal conversion devices. In addition, the values of the corresponding bits of register 10 determine the length of the character (from five to eight bits). When setting up the device, the test control mode can be set. In this case, the device is logically disconnected from the external equipment connected to it, and the output circuits are connected to the inputs of the device. In this mode, the passage of information through the entire device can be checked. Setting up the machine-to-machine exchange device consists in setting up the corresponding register bit 10 for a device implementing the data transmission equipment side. This removes the lock that occurs when you attempt to transfer data to the first device to start the exchange. If the setting for a machine-to-machine exchange is done in both interfaces at the same time, then any device can initiate the exchange. Work with the device begins from the computer on the bus of 24 commands Setting to; mode (HP) and setting chains (CA). These commands, like any others, are received. On the decoder 58 of the commands of the exchange control block 14. The decoded command code is entered in the register of 59 commands. HP and CA commands put the device into preparation mode. After installing the command in register 59, its execution begins. The generated signals are fed to the inputs of the register 60 exchanges as signals of the exchange request. Requests for service exchange requests are transmitted from the device to the computer. Having received a message about the presence of an exchange request, the computer services the request that has the highest priority among the incoming requests, after which the register register 60 corresponding to the served request is set to zero and the next request is processed in accordance with the priority. The execution of the HP and YV commands is terminated by writing to the registers 10 and 21 of the contents of the corresponding computer memory cells. The reception in registers 10 and -21 is carried out on control signals generated respectively at the outputs 40 and 41 of the switch 61 of the exchange control unit 14. After the HP and TC commands have been executed, the output of the switch 61 forms the Prepare signal, which as an interrupt request The interrupt register enters 62. In this register, all interrupt requests that occur in the device for one reason or another are recorded. The computer, upon receiving a message about the presence of a request for an interrupt, serves the requests in accordance with the priority set between them. To turn on the device in the work on the exchange of information, on the bus 24 from the computer, commands are received by the command Accept byte, Receive by words Transmit, bytes, Transmit the word, and receive and transmit signals are generated at the output of the register 59 by commands. The occurrence of these signals permits the operation of the receive mode fixing unit 7 and the transmit mode fixing unit 17, respectively. In the hardware control mode, the signals of the Reception or Transmission stop from the first and fourth outputs of the register 59 through the switch 63 to the input of the register 64. Moreover, if there is no APDG signal at the device input, then the output 47 of the unit 17 generates a signal. OODG), coming through the switch 23 into the data transmission equipment. The response signal of the readiness of the APDG data transmission equipment from the register through the switch 2 enters the inputs 29 and 44 of the switches 48 and 63 blocks .. 7 and 17, respectively. The ACG signal coming through the switch 48 to the input of the register 49, on its first output, forms the Ready to receive signal (the PMG which from the output 32 through the switch 23 enters the data transmission equipment. If the exchange is performed with the error, side by side in synchronous mode, the PVDV signal coming from the data transmission equipment to the input of the register 49 generates a control signal of the receiving shift register 5 on the second input of this device 30. This signal allows the information to be shifted in register 5 and also allows the synchro to pass The pulses to the input of the counter 51 "Information coming through register 1 and switch 2 to the input of register 5 are moved into this register. With each shift in register 5, the contents of counter 51 increase by one. The number of necessary shifts is determined by register 10. settings by the character format. After receiving each character, the contents of register 5 are rewritten into register 8. If the byte exchange mode is specified, after each character is written to register 8 at the output of the switch 57, the counter 51 signal coincides with the number In accordance with the length of the sign, a Request Exchange by Reception Signal (ZPM) is generated. By this signal, the contents of register 8 are transmitted via bus 26 to the computer channel. In the word-by-word exchange mode, register 8 is successively filled with three characters, counted by counter 55, and only. to then zaPM arises. The end of the reception of characters is determined by the moment when the MVDV signal is removed or by the Disable Reception command from the computer. When exchanging with a device for converting signals in ascending mode, reception begins when a starter charge is added. The reception and packing of characters in the reception register is carried out in the same way as during operation with an error protection device. After receiving the information part of each sign, the parity sign is monitored. If the check digit of the sign does not match the calculated sum, then the parity check block 11 generates a receive control error signal, which comes to the input 6 of the interrupt register 62 as an interrupt request. When exchanging with a device for converting signals in a synchronous mode, reception begins immediately after switching on, if the DPS of the data channel is in the switched on state. At the same time, the received bits are permanently inserted into the register 5. The comparison circuit 9 connected to the outputs of register 5 performs the search for the receive service symbol in the received data (in this case it must be the code SIN). When this symbol is detected, information is received in register 8 and then through switch 12 via bus 26 is transmitted to a computer channel. The reception of a service symbol by a computer program is reported by generating at the output of a signal comparing circuit 9 a reception service symbol is recognized which as a request nocTyitaeT to the input 38 of the interrupt register 62. . In the case when the device receives the value of the information delay in the communication channel, it accumulates in register 6. Reception in register 6 is performed similarly to reception in register 5, but control of the signal of register 6 is formed at entry 31 by the signal GRA . Data on information delay can be used by the program to organize the retransmission of lost information. I In the information transfer mode, the ADTsG signal, which comes through the switch 63 to the input of register 64, generates a Transmission Request (PTA) signal, which from output 47 through the switch 23 is output to the data transmission equipment. In response to a request from the data transmission apparatus, a GID signal is issued. After the device has established communication with the data transmission equipment, data exchange begins. The signal generated at the output of register 64 by the GCC signal is entered into the register 60 of exchanges as the initial exchange request for the transfer. The computer channel serves this request and writes the first word to the transfer register 15. Then the contents of the high byte through the switch 16 are fed to the switch 19, where, in accordance with the mode and format of characters specified in register 10, an information character with a length of 5 to 8 bits is formed, the start and stop framed by the asynchronous data transfer bits and the check bit if A mode with a control of parity or oddness is specified. In this stop package can be double. Prepared by such an o6pa3ONf sign is written to the transmitting shift register 22. The signal generated in register 64 by the GPA signal in the transmission mode ensures that the transmission clock pulses pass to the shift input of the register 22 and to the counting input of the counter 66 transmission bits. At each shift in register 22, the contents of counter 66 are incremented by one. When the contents of the counter coincide with the number, meaning the length of the character, which is set using the decoder 13 according to the contents of the register 10, a control signal 22 is generated. This signal resets the counter 66 and prepares it for counting the bits of the next character. When information is transmitted in byte mode, this Exchange Transmission Request (PDRC) is generated at the output of the switch 72 and is received at the input of the exchange register 60. When words are transmitted by a match signal from the output of the comparison circuit 68, the contents of the counter 70 characters of the transmission are increased by 1. The decoder 71 generates signals. control switch 16, which switch switch 16, sequentially transmitting word bytes to switch 19. After transmitting the entire information word, a signal is generated at the output of decoder 71, which through switch 72 enters register 60 as a transfer exchange request. The information arrives at the output 28 of the device through the switch 23 in a serial code. The end of the transmission of information is performed by a command from the computer to disconnect the transmission. In the event that the mode is set. analysis of the transmission service symbols, then the comparison circuit 20 performs recognition of the transmission service symbol in the transmission: data. The transmission of a service symbol to a computer program is reported by generating a signal at the output of the signal comparison circuit 20. The transmission service symbol is recognized, which as an interrupt request is fed to the input 39 of the interrupt register 62.

При ведении программно-аппаратного или программного обмена управление цеп ми осуществл етс с использованием входного регистра 1, регистра 21 установки цепей и соответствующих чеек пам ти ЭВМ ( чейки опроса цепей установки цепей). О состо нии любой из входных цепей устройства программа ЭВМ может узнать, проанализировав содержимое чейки опроса. Причем содержимое входного регистра, запоминающего текущие значени входных сигналов, автоматически передаетс через коммутаторы 2 и 12 по щине 26 в чейку опроса ЭВМ каждьй раз при изменении состо ни какой-либо входной цепи устройства. Дл вьщелени момента изменени значений сигналов во входных цеп х устройства используетс регистр Ли схема 3 сравнени . При этом текущие значени сигналов во входных цеп х с выхода коммутатора 2 поступают на вход регистра 4 и на вход схемы 3 сравнени , на другой вход которой поступают значени сигналов во входных цеп х, задержанные регистром 4 на один такт.When maintaining a software or hardware exchange, the control of the chains is carried out using the input register 1, the circuit installation register 21 and the corresponding computer memory cells (circuit circuit interrogation cell). The computer program can learn about the state of any of the input circuits of the device by analyzing the contents of the interrogation cell. Moreover, the contents of the input register storing the current values of the input signals are automatically transmitted through switches 2 and 12 via bus 26 to the computer polling cell each time when the state of any input circuit of the device changes. To compare the moment of change of the signal values in the input circuits of the device, the Lie register of comparison circuit 3 is used. The current values of the signals in the input circuits from the output of the switch 2 are fed to the input of the register 4 and to the input of the comparison circuit 3, to the other input of which the values of the signals in the input circuits delayed by the register 4 by one clock cycle arrive.

При изменении состо ни входных цепей устройства по сигналу Разрешение опроса входных цепей, поступающему на управл ющий вход схемы 3 сравнени с выхода дешифратора 13 режимов , на выходе схемы 3 сравнени When the state of the input circuits of the device is changed by a signal. Allow polling of input circuits to the control input of the comparison circuit 3 from the decoder output of 13 modes, at the output of the comparison circuit 3

формируетс сигнал Изменилось состо ние цепей. Этот сигнал поступает в регистр 62 прерьшаний блока 14 в качестве запроса прерывани . По зтому Прерыванию программа ЭВМ может произвести анализ содержимого чейки опроса н изменить соответствуюцим образом чейку установки цепей дл ввдачи ответного сигнала в аппаратуру передачи данных.signal is generated The state of the circuits has changed. This signal enters the break register 62 of block 14 as an interrupt request. Due to this Interruption, the computer program can analyze the contents of the polling cell and change the circuit unit cell accordingly to input the response signal to the data transmission equipment.

При программно аппаратном управлении цеп ми, установив св зь с аппаратурой передачи данных, можно перейти к обмену информации по синхросигналам .In case of software and hardware control of the circuits, by establishing communication with the data transmission equipment, it is possible to proceed to the exchange of information by synchronizing signals.

При программном управлении цеп ми передача информации осуществл етс путем изменени соответствзпмцим образом содержимого чейки установкиIn chain management, the transmission of information is accomplished by changing the content of the installation cell accordingly.

цепей ЭВМ, которое по команде УЦcomputer circuits, which at the command of TC

переписываетс в регистр 21 установки цепей и через коммутатор .23 выдаетс в аппаратуру передачи данных. Алгоритм взаимодействи цепей приrewritten to the network installation register 21 and through the switch .23 is output to the data transmission equipment. Chain Interaction Algorithm

этом может быть произвольным.this can be arbitrary.

Таким образом, предлагаемое устройство обладает универсальньми характеристиками, что позвол ет реализовать различные по структуреThus, the proposed device has universal characteristics, which allows to realize different in structure

звень передачи данных. Обеспечива сопр жение с разнотипными внешними . устройствами, оно расшир ет область применени известного устройства.data link. Providing interface with different types of external. devices, it expands the field of application of the known device.

-jr-jr

aa

KJKj

Claims

/ t. A device for interfacing a computing machine with a data transmission apparatus, comprising an exchange control unit, a reception mode fixing unit and a transmission mode fixing unit, a first output of a reception mode fixing unit is connected to a control input of a shift reception register, the output of which is connected to an information input of the reception register, a control unit in parity, the first output of the transmission mode fixation unit is connected by the co-current input of the transmitting shift register, the control bit generation unit and the transmission register, while the exchange control contains a command decoder, a command register, an exchange register, a switch and an interrupt register, the command register information input through the command decoder is connected to the computer command and interrupt code bus, the first, second, third, fourth and fifth bit outputs of the register commands are connected respectively with the first and second inputs of the reception mode fixing and transmission mode fixing blocks and the first input of the exchange register, the second, third, fourth and fifth inputs of which are connected respectively The third and third ones, by the outputs of the reception mode fixing and transmission mode fixing blocks, the input-output of the exchange register and the interrupt register is connected to the service signal bus of the computer, also connected to the control input of the switch, the information input of which is connected to the output of the exchange register, and the first and the second outputs are connected respectively to the first inputs of the interrupt register and the transfer register, the output of the parity control unit is connected to the second input of the interrupt register, the output of which is connected to the com code bus andes and interrupts of the computer, the control input of the command register is connected to the bus of service signals of the computer, the sync inputs of the blocks for fixing the reception mode and the transmission mode are connected. with a service signal bus of a computer, also connected to the reset inputs of the reception register and transmission register, characterized in that, in order to expand the scope of the device, an input register, five switches, three comparison circuits, a status register, a delay code register are introduced into it , setup register, mode decoder, circuit setting register, and the device input is connected to the information input of the input register, the input of which is reset connected to the service signal bus of the computer, and the output is union of the first information

SU- (I), 1125617, the input of the first switch, the control input of which is connected to the first output of the mode decoder, the second output of the mode decoder is connected to the enable input of the first comparison circuit, the first information input of which is connected to the output of the status register, the information input of which is the second information the input of the first comparison circuit, the first information input of the second switch is connected to the first output of the first switch, the second and third outputs of which are connected to the information inputs of the receive register shift and register delay code, the control input of which is connected to the fourth output of the block reception mode lock, the fifth output of which is connected. with the control input of the reception register, the inputs of the reset of the status register, the setup register of the circuits of the tuning register are connected to the service signal bus of the computer, the first output of the tuning register is connected to the first information input of the second comparison circuit, the second information input of which and the input of the parity block are connected to the output of the shift reception register, the output of the reception register is connected to the second information input of the second switch, the third information input of which is connected to the output of the register delay code, and the first and second control inputs are connected respectively to the third output of the exchange control unit switch and the third output of the mode decoder, the fourth, fifth, sixth and seventh outputs of which are connected respectively to the control inputs j of the parity unit and the control bit generation unit , allowing the input of the second comparison circuit, the third inputs of the blocks fixing the reception mode and transmission mode, the output of the transmission register is connected to. the first information input of the third switch, the first and second control inputs of which are connected respectively to the service signal bus of the computer and the fourth output of the transmission mode fixation unit; the information input of the transfer register is connected to the information bus of the computer, also connected to the output of the second switch and to the information inputs of the setup register of the circuits and the setup register, the control input of which is connected to the fourth output of the switch of the exchange control unit, and the output to the input of the mode decoder, outputs the second and third comparison circuits are connected respectively to the third and fourth inputs of the interrupt register of the exchange control unit, the fifth input of the interrupt register and the sixth input of the com the mutator of which is connected to the output of the first comparison circuit, the fifth output of the exchange control unit switch is connected to the control input of the circuit setting register, the first output of which is connected to the first information input of the third comparison circuit and the second information input of the third switch, the output of which is connected to the information inputs of the control formation unit bits, the fourth switch and the second information input of the third comparison circuit, the permitting input of which is connected to the eighth output of the decoder and modes, the third output of which is connected to the first control input of the fifth switch, the output of which is connected to the second information input of the first switch and is the output of the device, and the second, third, and fourth control inputs of the fifth switch are connected, respectively. with the output of the circuit setup register, the sixth output of the reception mode fixing unit and the fifth output of the transmission mode fixing unit, the fourth and fifth inputs of which are connected respectively to the service signal bus of the computer, with the fourth and fifth outputs of the first switch, the sixth output of which is connected to the first information input the fifth switch, the second information input of which is connected to the output of the transmitting shift register, the information input of which is connected to the output of the fourth switch, the control and Torah informational inputs connected sootvetst- ι venno a ninth output of the decoder modes minutes · yield forming unit control bits.

2. The device according to π. 1, characterized in that the reception mode fixing block 115617 contains two switches, a register, two AND elements, a receive bit counter, a receive bit decoder, a comparison circuit, a receive character counter, a receive character decoder, and the first inputs of the first switch and the first element develop the fifth input of the block, the output of the first switch is connected to the first input of the register, the second input of which is the fourth input of the block, and the first output is connected to the second input of the first element And is the first output of the block, the output of the first element And so is dined with the first input of the reception bit counter, the output of which is connected through the decoder of the reception bits to the first input of the comparison circuit, the second input of which and the second input of the first switch form the third input of the block, the output of the comparison circuit is connected to the second input of the reception bit counter, the first input of the second AND element and the first input of the second switch, the output of which is the third output of the unit, and the second input is connected to the first output of the decoder of the reception signs, the input of which is connected to the output of the counter of reception signs, the first input of which of the second is connected to the output of the second element And, the second horn and the third input of the second torus are combined and are the input of the block, the first output is the input of the co-switch — the second decoder of the reception signs is connected to the second input of the counter of the reception signs, the third input of the first switch is the first input of the block, the second and fourth the outputs of which are connected to the second output of the register, the third output of which is the sixth output of the block, the output of the comparison circuit, the first and second outputs of the decoder decoder form the fifth output of the block.

3. The device according to claim 1, characterized in that the transmission mode fixing unit contains two switches, two AND elements, a register, a transmission bit counter, a transmission bit decoder, a comparison circuit, a transmission character counter and a transmission character decoder, the first input of the first switch is the first input of the block, and the output is connected to the first input of the register, the second input and the first output of which are the fourth input and the fifth output of the block, the second output of the register is the second output of the block and connected to the first input of the first element And, the second input of which and the second input of the first switch form the fifth input of the block, the output of the first element And is connected to the first input of the transmission bit counter, the output of which is connected through the transfer bit decoder to the first input of the comparison circuit, the second input of which and the third input of the first switch form the third input of the block, the fourth input of the first switch, the first inputs of the second element And the second switch form the second input of the block, the output of the comparison circuit is connected to the second inputs of the counter of transmission bits, the second electronic element And and the second switch, the third input of which is connected to the output of the transmit sign decoder, the input of which is connected to the output of the counter of transmission characters, the first input of which is connected to the output of the second element And, the outputs of the comparison circuit, and the first element And form the first output of the block, the first output the decoder is connected to the second input of the counter of transmission characters, the first and second outputs of the decoder of the transmission characters form the fourth output of the block.