SU1117714A1 - Запоминающее устройство с самоконтролем (его варианты) - Google Patents

Abstract

1. Запоминающее устройство с самоконтролем, содержащее группы формирователей четности и формирователей контрольных разр дов по нечетному модулю, блоки сравнени , первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель , одни из входов которого соединены с входами формирователей контрольных разр дов по нечетному модулю первой группы и  вл ютс  информационными входами устройства, вькоды фор- . мирователей четности первой группы и выходы формирователей контрольных разр дов по нечетному модулю первой группы соединены соответственно с другими входами накопител , одни из выходов которого соединены с входами . формирователей контрольных разр дов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого  вл ютс  информационными выходами устройства , одни из входов мультиплексора -соединены с выходами первого Яблока сравнени  и одними из входов первого преобразовател  кодов, другие входы мультиплексора соединены с выходами первого преобразовател  кодов, другие входы которого соединены с выходами второго блока сравнени , одни из входов которого соединены с выходами формирователей контрольных разр дов по нечетному модулю второй группы, одни из входов первого блока сравнени  соединены с выходами формиррвателей четности второй группы, другие входы блоков сравнени  подключены соответственно к другим выходам накопи- тел -, отличающеес  тем, что, с целью повыщени  точности конт (Л рол  и надежности устройства, в него введены дешифратор и элемент ИЛИ, входы которого соединены с выходами второго блока сравнени , а выход соединен с управл ющим входом дешифратора , выходы которого соединены с управл ющим входом регистра -числа и  вл ютс  управл ющими выходами устройства , информационные входы дешиф sl ратора соединены с выходами второго преобразовател  кодов, входы котороVI го соединены с выходами первого блока сравнени , другие информационные ; входы регистра числа соединены с выходами первого блока сравнени , другие информационные входы регистра числа соединены с выходами мультиплексора , входы, формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопител . 2. Устройство по п.1, отличающее с   тем, что, в него введе

Description

 ы элементы И, первые входы которых соединены с выходом элемента ИЛИ вторые входы - с выходами второго преобразовател  кодов, а выходы соединены с дополнительными входами мул типлексора. 3. Запоминающее устройство с само контролем, содержащее группы формиро вателей четности и формирователей контрольньк разр дов по нечетному мо дулю, блоки сравнени , первый и второй преобразователи кодов, мультиплексор , регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольнь1Х разр дов по нечетному модулю первой группы и  вл ютс  информационньми входами устройства, выходы формирова телей четности первой группы и выходы формирователей контрольных разр дов по нечетному модулю первой группы соединены соответственно с другими входами накопител , одни из выходов которого соединены с .входами формирователей контрольных разр дов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого  вл ютс  информационными выходами устройства , одни из входов мультиплексора соединены с выходами первого блока сравнени  и одними из входов первого преобразовател  кодов, другие входы - с выходами первого преобразовател  кодов, одни из входов которого- соединены с выходами второго блока сравнени , одни из входов которого соединены с выходами формирователей контрольных разр дов по нечетному модулю второй группы, одни из входов первого блока сравнени  соединены с выходами формирователей четности второй группы, другие входы блоков сравнени  подключены соответственно к другим выходам накопител , отличающеес  1 4 тем, что, с целью повьшени , контро л  и надежности устрьйства, в него введены коммутатор, дешифратор и элемент ИЛИ, входы, которого соединены с выходами второго блока срав- i нени , а выход соединен с управл ющим входом дешифратора, выходы которого соединены с управл ющим входом регистра числа и  вл ютс  управл ющими выходами устройства, информационные входы дешифратора соединены с одними из выходов второго преобразовател  кодов, входы которого соединены с одними из входов коммутатора и выходами первого блока сравнени , другие входы коммутатора соединены с другими выходами второго преобразотзател  кодов, а выходы коммутатора соединень с другими входами первого преобразовател  кодов выходы мультиплексора соединены с другими информационными входами регистра числа, входы формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопител . 4.Устройство по п.З, о т л ичающеес  тем, что, в него введены элементы И, входы которых соединены с выходами первого блока сравнени , а выходы - с дополнительными входами мультигщексора и дополнительными управл ющими входами коммутатора и дешифратора. 5.Устройство по ПП.-1-4 о т л и- чающе е с   тем, что, в нем выходы формирователей четности первой и второй групп соединены соответственно с. дополнительными входами формирователей контрольных разр дов по нечетному модулю первой и второй групп, а один из выходов первого преобразовател  кодов  вл етс  дополнительным управл ющим выходом устройства . .

. .

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам со средствами повышени  надежности на основе использовани  избыточного кодировани ми .может быть использовано дл  повьш1ени  надежности хранени  информации при небольшом количестве избыточных разр дов. Известно запоминающее устройство (ЗУ) с коррекцией наиболее веро тных ошибок и обнаружением ошибок другой кратности,содержащее ,блок пам ти с подключенными к нему средствами контрол  с использованием кода Хэмминга lj . Однако в случае использовани  многоразр дных блоков пам ти велика веро тность возникновени  многократ ных ошибок при отказе блока пам ти, вследствие чего устройство имеет низкую надежность из-за пропуска большого количества ошибок. Наиболее близким к изобретению  вл етс  запоминающее устройство с самоконтролем, содержащее накопитель , входы которого подключены к в ходам первого блока формировани  контрольных разр дов и первого форм ровател  контрольных разр дов четности , вход которого соединен с выходом первого преобразовател  кодов а выходы накопител  подключены к входам второго блока формировани  контрольных разр дов и второго преобразовател  кодов и одним из входо первого и второго блоков сравнени , выходы которых через третий преобра зователь кодов соединены с регистри рующим блоком, причем выход второго преобразовател  кодов через второй формирователь контрольных разр дов четности: подключен к другому входу второго блока сравнени . .В устройст производитс  обнаружение многоразр  ных модульных ошибок и имеетс  возможность указать номер отказавшего модул  пам ти 2j, Однако в известном устройстве невозможно исправление ошибок, что снижает надежность устройства, так как введение контрольных разр дов без исправлени  ошибок снижает наде ность за счет введени  дополнительных контрольных разр дов и дополнительной аппаратуры, хот  и повьшгает с  достоверность хранени  информаци Кроме того, в известном устройстве дл  наиболее эффективного использовани  корректирующей способности корректирующего кода необходи мо использовать модули с разр дностью 7 бит. Однако на практике нет микросхем с такой разр дностью, а имеютс  микросхемы с разр дностью 4и8бит. Дл  построени  7-разр дны модулей необходимы дополнительные конструктивные усложнени , либо необходимо использовать только 4-разр дные микросхемы, что сказываетс  на эффективности устройства. Целью изобретени   вл етс  повышение точности контрол  и надежности устройства. Поставленна  цель достигаетс  тем, что согласно первому варианту в запоминшощее устройство с самоконт- ролем, содержащее группы формирователей четности и формирователей контрольных разр дов по нечетному модулю , блоки сравнени , первый и второй преобразователи кодов, мультиплексор , регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольных разр дов по нечетному модулю первой группы и  вл ютс  информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разр дов по нечетному модулю первой группы соединены соответственно с другими входами накопител , одни из выходов которого соединены с входами формирователей контрольных разр дов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого  вл ютс  информационны- ми выходами устройства, одни из входов мультиплексора соединены с выходами первого блока сравнени  и одними из входов первого .преобразовател  кодов , другие входы мультиплексора соединены с выходами первого преобразовател  кодов, другие входы которого соединены с выходами второго блока сравнени , одни из входов которого соединены с выходами формирователей контрольных разр дов по нечетному модулю второй группы, одни из входов первого блока сравнени  соединены с выходами формирователей четносфи второй группы, другие входы блоков сравнени  подключены соответственно к другим выходам накопител , введены дешифратор и элемент ИЛИ, входы которого соединены с выходами второго блока сравнени , а выход соединен с управл ющим входом дешифратора, выходы которого соединены с управл ющим входом регистра числа и  вл ютс  управл ющими выходами устройства, информационные входы дешифратора соединены с выходами второго преобразовател  кодов, входы которого 511 соединены с выходами первого блока сравнени , другие информационные входы регистра числа соединены с выходами мультиплексора, входы формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопител . Кроме того, в устройство введены элементы И, первые входы которых сое динены с выходом элемента ИЛИ, вторые входы - с выходами второго преобразовател  кодов, а выходы соединены с дополнительными входами мультиплексора. Согласно второму варианту в запоминающее устройство с самоконтролем, содержащее группы формирователей чет ности и формирователей контрольных разр дов по. нечетному модулю,блоки Сравнени , первьй и второй преобразрватели кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединен с входами формирователей контрольньк разр дов по нечетному модулю первой группы и  вл ютс  информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разр дов по нечетному модулю первой группы соеди нены соответственно с другими входам накопител , одни из выходов которого соединены с входами формирователей контрольных разр дов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого  вл ютс  информацион ными выходами устройства, одни из входов мультиплексора соединены с вы ходами первого блока сравнени  и одними из входов первого преобразовате л  кодов, другие входы - с выходами пе.рвого преобразовател  кодов, одни из входов которого соединены с выходами второго блока сравнени , одни из входов которого соединены с выходами формирователей контрольных разр дов по нечетному модулю второй группы, одни из входов первого блока сравнени  соединены с выходами формирователей четности второй группы , другие входы блоков сравнени  . подключены соответственно к другим выходам накопител , введены комму- татор, дешифратор и элемент ИЛИ, вхо ды которого соединены с выходами второго блока сравнени , а выход сое динен с управл ющим входом дешифрато ра, выходы которого соединены с управл гоцим входом- регистра числа и  вл ютс  управл ющими выходами устройства , информационные входы дешифратора соединены с одними из выходов второго преобразовател  кодов, входы которого соединены с одними из входов коммутатора и выходами первого блока сравнени , другие входы коммутатора соединены с другими выходами второго преобразовател  кодов, а выходы коммутатора соединены с другими входами первого преобразовател  кодов , выходы мультиплексора соединены с другими информационными входами per iCTpa числа, входы формирователей четности первой и второй групп соеди-. нены соответственно с одними из входов и выходов накопител . При этом в устройство введены элементы И, входы которых соединены с выходами первого блока сравнени , а выходы - с дополнительными входами мультиплексора и дополнительными управл ющими входами коммутатора и дешифратора . Выходы формирователей четности первой и второй групп соединены соответственно с дополнительными входами формирователей контрольных разр дов по нечетному модулю первой и второй групп, а один из выходов первого преобразовател  кодов  вл етс  дополнительным управл ю1 им выходом . устройства. На фиг.1-4 показаны структурные схемы ЗУ с самоконтролем по первому (фиг.1), модифицированному первому (фиг.2), второму (фиг.З) и модифицированному второму (фиг.4) вариантам на фиг.5 - формирование дополнительных модифицированных вариантов ЗУ с самоконтролем; на фиг.6 - пример реализации весового кодировани ,на фиг.7 - таблица истинности дешифратора , на фиг.8 - структурна  схема коммутатора; на фиг.9 - четыре варианта реализации второго преобразовател  кодов и дешифратод)а и св зей между ними; на фиг.10 и 11 - таблицы истинности второго преобразовател  КОДОВ дл  вариантов устройства по фиг.1 и 2 (фиг.10) и дл  вариантов устройства по фиг.З и 4 (фиг.11). Запоминающее устройство с самоконтролем по первому варианту содержит (фиг.1) накопитель 1, состо гций из многоразр дных блоков 2 пам ти, первую группу 3 формирователей четности , первую группу 4 формирователей контрольных разр дов по нечетному модулю. Накопитель 1 имеет входы 5-7 и выход 8. Устройство также содержит вторую группу 9 формирователей -четности, вторую группу 10 формирователей контрольных сигналов по нечетному модулю, регистр 11 числа , имеющий выход 12, мультиплексор 13, первый блок 14 сравнени , первый 15 и второй 16 преобразователи кодов, второй блок 17 сравнени , элемент ИЛИ 18. Накопитель 1 имеет выходы 19 и 20. Устройство также содержит дешифратор 21, имеющий выход 22. Запоминающее устройство с самоконтролем по модифицированному первому варианту дополнительно содер жит (фиг.2) элементы И 23. Запоминающее устройство с самоконтролем по второму варианту содержит (фиг.З) накопитель 1, состо щий из многоразр дных блоков 1 пам ти, первую 3 и вторую 9 группы формирователей четности, первую 4 и вторую 10 группы формирователей контрольных разр дов по нечетному модулю , регистр 11 числа, мультиплексор 13, первый 15 и второй 16 преобразователи кодов, первый 14 и второй 17 блоки сравнени , элемент ИЛИ 18, дешифратор 21 и коммутатор 24. Накопитель имеет входы 5-7 и выходы 8,19 и 20. Регистр tl и дешифратор 21 имеют соответственно выходы 12 и 22. Запоминающее устройство с самокон ролем по BTopo iy модифицированному варианту дополнительно содержит элементы И 23 (фиг.4). Выходы формирователей четности первой 3 и второй 9 групп могут быть соединенысоответственно с дополните ными входами формирователей контрольных разр дов по нечетному модулю первой 4 и второй 10 групп (фиг.5) при этом один из выходов первого пре образовател  15 кодов  вл етс  допол нительным управл ющим входом 25 устройства . , Таким образом, могут быть получе ны четьфе дополнительных модифицированных варианта запоминающего уст ройства с самоконтролем. Формирователи 3 и 9 четности мог быть построены на основе интегральн микросхем (ИМС) типа К133ИП2. Построение формирователей 4 и 10 контрольных разр дов по нечетному модулю известно. Так на сумматорах по, модулю два может быть построен форМИрователь по модулю семь. Пример реализации св зей весового кодировани  приведен на фиг.6. По такой функциональной схеме могут быть , реализованы формирователи 4 и 10 вариантов по фиг.1 и 3. Дл  вариан- тов по фиг.2 и 4 реализаци  отличаетс  тем, что каждый вес присваиваетс  не 8, а 16 разр дам одного 16-раз-: . р дного блока 2 пам ти. Количество блоков 2 пам ти во всех случа х не превосходит семи и определ етс  выбранным нечетным модулем. Дл  другого нечетного модул  можно вз ть другое количество блоков пам ти. Блоки 14 и 17 сравнени  могут бытьвыполнены на основе двухвходовых схей сравнени  типа К133ЛЦ5, поскольку блоки 14 и 17 осуществл ют поразр д ное сравнение кодов, поступающих на i их входы. Преобразователи 15 и 16 кодов могут быть выполнены на основе посто н ного запоминающего устройства (ПЗУ) и реализованы с помощью ИМС типа К556РТ4. Конкретна  реализаци  дешифратора 21 может бытрь выполнена на элементах И, ИЛИ, НЕ по таблице истинности (фит.7). Коммутатор 24 (.8) дл  варианта по фиг.З может быть выполнен на 6 коммутаторах типа К133КП7. Входы 2 и 3 по ПЗУ (нсжера соответствующих выходов преобразовател  16) совпадают с нумерацией, приведе.иной в таблице истинности дпв дешифратора 21 (фиг.7), а именно: 2-ПЗУ2 3-ПЗУЗ. Коммутато) управл ют двоичнЧымн кодами (пропускают ту или иную группы из шести разр дов на вход первого преобразовател  15). На фиг.9 представлены четыре варианта (соответственно дл  фиг.1 и 4) реализации преобразовател  16 и де- шифратора 21 дл  понимани  св зей между ними и другими блоками устройства. Дополнительные (другие) выходы пре- образовател  16 (варианты по фиг.З и 4) это по существу часть его выходов , хот  на фиг.З. и 4 и в формуле изобретени  они представлены отдельно .. По сним отличи , которые внос т , дополнительные модификации предложенных вариантов Сфиг.5). Так, дл  первого варианта (фиг.1) разр дность кода числа не может превосходить 48бит. Восемь бит отводит с  дл  контрольных разр дов четности Поскольку их значительно больше, чем контрольных разр дов по нечетному МОДУЛЮ (в,случае вариантой по фиг.2 и 4), то целесообразно считать, что веро тность возникновени  ошибки в Них значительно больше, чем в контрольных разр дах, хран щих вычет числа. Тогда 8 контрольных разр дов (которые поступают по входу 6 накопител ) поступают и на дополнительные входы формирователей 4 (фиг. 5). По существу их с.весом подключают вместо разр дов 48-56. Аналогично 10. Посколь и дл  формирователей 9 i ку в этом случае место седьмого блока пам ти как бы занимают контрол ные разр ды, то с выхода преобразовател  15 необходимо один из выходов ;(один из 7), определ ющий место 7-го блока, сделать, управл ющим. Тогда по вление сигнала на этом выходе будет означать ошибку в контрольных разр дах четности. Это позвол ет упростить дешифратор 21 - можно исключить элементы, вырабатывающие признак по второй строке таблицы на фиг.7. Этот вариант целесообра-зен в тех случа х, когда разр дна  сетка невелика, и,кроме того, дл  вариантов, представленных не. фиг.2 и 4, поскольку в этих случа х максимально возможна  разр дность кода числа 112 бит - даже дл  16-раз ( р дных блоков.Слишком велика. Формирователи четности 3 и 9 в этом случае имеют по 6 входов, или исключают с  входы 49-56. Запоминающее устройствос самоконт ролем работает следующим образом. В режиме записи на входы накопите л  1 и формирователи 3 и 4 поступают коды чисел, подлежащие записи в очередном цикле записи. Сформированные в формировател х 3 и .4 две группы контрольных кодов совместно с информационными разр дами по входам 6 и 7 накопител  поступают и записьшаютс  в контрольные разр ды накопител  1. В режиме записи все,варианты уст .ройства (кроме дополнительных модифи каций) работают аналогично. Дополнительные модификации отличаютс  дополнительной сверткой сигналов четности в формировател х по нечетному модулю. При считывании с выходом 8 накопител  1 информационные разр ды постуйают в регистр 11 и на входы формирователей 9 и 10. На их выходах вырабатываютс  контрольные коды, которые поступают на один из входов соответствующих блоков 14 и 17, на другие входы которых поступают соответствующие группы контрольных разр дов, хранившиес  в накопителе 1 . В блоках 14 и 17 происходит поразр дное сравнение двух групп контрольных кодов. С выходов блоков 14 и 17 коды сравнени  или неСравненик поступают на другие блоки устройства. При этом, если на выходах блоков 14 и 17 нули, то ошибок и устройстве нет, если на одной из схем нули, а на другой нет, то это значит, что имеетс  ошибка в тех контрольных разр дах, которые ненулевые . В данном случае вырабатываетс  соответствующий признак ошибки на выхЪде 22 устройства с помощью дешифратора 21 и сигналов, поступающих на его входы с соответствующих блоков. Если на выходах обоих блоков 14 и 17 сравнени  нет нулевых ко-, дов, то это означает, что имеетс  отказ в информационных разр дах (здесь и далее предполагаетс  Пуассоновскйй характер возникновени  отказов ) . При этом возможны две ситуации: имеетс  исправл емый отказ и неисправл емый отказ, когда 7 и 8кратные ошибки.Сортировку ошибок по кратности во всех вариантах осуществл ет блок 16. Причем в вариантах по фиг.2 и 4 дополнительно дл  этих целей используетс  дешифратор элемента И 21 и 23. Работает блок 16 по сортировке отказов на таблицы истинности, (фиг.7 или фиг.11). На выходе преобразователей 15 и 16 образуютс  сигналы, дешифраци  которых в блоке дешифратора 21 обеспечивает выработку соответствующих управл ющих сигналов, информирующих о состо нии устройства. Вместе с тем в преобразователе 15 производитс  выработка номера отказ-авшего блока пам ти на основе однозначного соответстви  между величиной изменившего модул , количеством возникших ошибок и номером отказавшего 1111 блока 2 пам ти. Нет никаких отличий от работы известного устройства в выработке номера отказавшего разр да При этом в дополнительных модификаци х вариантов (фиг.5) выход с прейбразовател  15 указьюает на отказ разр дов четности. В мультиплексоре 13 осуществл етс  подключение отказавших разр дов (они определ ютс  в блоке 14 сравнени ) в те разр ды кода числа, которые соответствуют отказавшему блоку пам ти, номер этого отказавшего блока поступает из блока 15. При этом дл  вариантов по фиг.2 и 4 необходи МО определить еще одну из двух групп разр дов, в которых необходимо произвести исправление из всей совокупности в 16 разр дов. Это делаетс  .с помощью элементов 23, которые стробируют мультиплексор 13. При разрешающем потенциале с дешифратора 21 производитс  коррекци  ошибок в регистре 11. Исправный код поФиг .1 ступает на выход 12 устройства и сопровождаетс  при необходимости сигналом управлени  по одному из выходов 22. Дл  вариантов по фиг.З и 4 имеютс  следующие отличи . Выходы блока 14, информирующие о том, в, каком разр де кода числа произошли ошибки, поступают на вход блока 15 через коммутатор 24, что позвол ет на 25% сократить его емкость. При этом по сравнению с вариантами по фиг.1 и 2, некотора  часть исправл емых дшибок будет переведена в разр д обнаруживаемых . Технико-экономическое преимущество предлагаемого устройства заключаетс  в том, что в нем обеспечиваетс - исправление многократных ошибок, но только наиболее веро тных , что позвол ет повысить надежность и значительно сократить количество дополнительных разр дов и дополнительной аппаратуры.

Фиг.2

;z

П

Фаг.З

ai

ФигЛ

Л

г

N

I I

22

SKOKU

дИю.цпгз,

-I

n

J

Фиг.5 На kbiO SA. 2 1-8P Ha Z-ou FHy Ha 3-ui{ ( 7-гчр)) Ha 4-bii 23-5Zp Wo 5-ыа Ha 6-oa Ч1-Ч8Р Ha 7-ou 3-56p

Таблица истинности дешифратора 21 .(cpuz,2,5,if)

X - О ила /

Тс длица истинности дешифратора ((риг.1,г)

Фиг.7

Фиг.8 Вы)(оды Адресные бмды числа ПЗУПЗУ Лл  варианта по (иг. /

0

/г/бр

ОтдлМ

Ш

16

(7т бл/

Л 5л 2 (7/л й(7. W Дл  варианта по фиг. 3

К 5л 2 Дл  Варианта по (ригЛ

Фиг.З От 5л Л

2/ П к бл. 11

ИМС ПЗУ

1 г 3 м 5 б 7 8

00000000

т о Т г

0000001 о

10000000

оТ Го т оТ Г

11 о о о о о о

т оТ о м Т It i о о о о о

1)Т Ti Т Т

. Выпады ИМС пза

г

О о

Фиг.10

Claims (5)

1. Запоминающее устройство с самоконтролем, содержащее группы формирователей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольных разрядов по нечетному модулю первой группы и являются информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с входами . формирователей контрольных разрядов по нечетному нодулю второй группы и одними из информационных входов регистра числа, выходы которого являются информационными выходами устройства, одни из входов мультиплексора -соединены с выходами первого блока сравнения и одними из входов первого преобразователя кодов, дру-’ гие входы мультиплексора соединены с выходами первого преобразова теля кодов, другие входы которого соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирфвателей четности второй группы, другие входы блоков сравнения подключены соот ветственно к другим выходам накопителя·, отличающееся тем, что, с целью повышения точности контроля и надежности устройства, в него введены дешифратор и элемент ИЛИ, входы которого соединены с выходами второго блока сравнения, а выход соединен с управляющим входом дешифрато- ра, выходы которого соединены с управляющим входом регистра числа и являются управляющими выходами устройства, информационные входы дешифратора соединены с выходами второго преобразователя кодов, входы которого соединены с выходами первого блока сравнения, другие информационные ; входы регистра числа соединены с выходами первого блока сравнения, другие информационные входы регистра числа соединены с выходами мультиплек· сора, входы, формирователей четности первой и второй групп соединены соот ветственно с одними из входов и выходов накопителя.

2. Устройство по п.1, отличающее с я тем, что, в него введе >

ны элементы Й, первые входы которых соединены с выходом элемента ИЛИ, вторые входы - с выходами второго преобразователя кодов, а выходы соединены с дополнительными входами мультиплексора.

3. Запоминающее устройство с самоконтролем, содержащее группы формирователей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольных разрядов по нечетному модулю первой группы и являются информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с .входами формирователей контрольных разрядов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого являются информационными вькодами устройства, одни из входов мультиплексора соединены с вькодами первого блока сравнения и одними из входов первого преобразователя кодов, другие входы - с вькодами первого преобразователя кодов, одни из входов которого- соединены с вькодами второго блока сравнения, одни из входов которого соединены с вькодами формирователей контрольньк разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения подключены соответственно к другим вькодам накопителя, отличающееся тем, что, с целью повышения, контро' ля и надежности устройства, в него введены коммутатор, дешифратор и элемент ИЛИ, входы, которого соедиίйены с вькодами второго блока срав- ι нения, а вькод соединен с управляющим входом дешифратора, выходы которого соединены с управляющим входом регистра числа и являются управляющими вькодами устройства, информационные входы дешифратора соединены с одними из выходов второго преобразователя кодов, входы которого соединены с одними из входов коммутатора и вькодами первого блока сравнения, другие входы коммутатора соединены с другими вькодами второго преобразователя кодов, а выходы коммутатора соединены с другими входами первого преобразователя кодов^ выходы мультиплексора соединены с другими информационными входами регистра числа, входы формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопителя.

4. Устройство по п.З, о т л ичающееся тем, что, в него введены элементы И, входы которьк соединены с вькодами первого блока сравнения, а выходы - с дополнительными входами мультиплексора и дополнительными управляющими входами коммутатора и дешифратора.

5. Устройство по пп.1-4 о т л ичающе е с я тем, что, в нем выходы формирователей четности первой и второй групп соединены соответственно с. дополнительными входами формирователей контрольньк разрядов по нечетному модулю первой и второй • групп, а один из вькодов первого преобразователя кодов является дополнительным управляющим выходом устройства.