SU1112410A1

SU1112410A1 - Associative memory matrix

Info

Publication number: SU1112410A1
Application number: SU823499222A
Authority: SU
Inventors: Вячеслав Васильевич Соломатин; Владимир Иванович Горин; Татьяна Александровна Курбатова
Original assignee: Предприятие П/Я Г-4273
Priority date: 1982-10-14
Filing date: 1982-10-14
Publication date: 1984-09-07

Abstract

1. АССОЦИАТИВНАЯ ЗАПОМИНАЮЩАЯ МАТРИЦА, содержаща ассоциативные запоминающие элементы, состо щие из триггеров, основных коммутаторов и логических блоков, причем в каждой строке матрицы первый выход каждого логического блока, кроме первого, соединен с первым входом предыдущего логического блока, управл ющие входы основных коммутаторов, вторые входы логических блоков и первый вход первого логического блока вл ютс одними из входов матрицы, выходами которой вл ютс первые выходы логических блоков первого столбца и вторые входы логических блоков первой строки матрицы, отличающа с тем, что, с целью повыщени быстродействи матрицы при выполнении арифметических операций и расширени функциональных возможностей ее за счет выполнени операций сдвига и выполнени операции умножени кодов, хран щихс в двух смежных строках матрицы, в нее введены дополнительные коммутаторы, при чем в каждой строке матрицы первый вход каждого дополнительного коммутатора, кроме последнего, подключен к второму выходу последующего логического блока, второй вход каждого дополнительного коммутатора , кроме первого, соединен с вторым выходом предыдущего логического блока, в столбце матрицы третий вход каждого дополнительного коммутатора, ,крол1е послед не го, под ключей к второму выходу последующего логического блока, выход каждого дополнительного коммутатора соединен с третьим входом одноименного логического блока и первым входом одноименного основного коммутатора, второй вход которого подключен к второму выходу одноименного логического блока, выход каждого основного коммутатора соединен с входом одноименного триггера, пр мой н инверсный выходы которого подключены соответственно к четвертому и п тому входам одноименного логического блока, первые входы последних и вторые входы первых в строках матрицы дополнительных коммутаторов, третьи входы последних в столбцах матрицы дополнительных коммутаторов, управл ющие входы триггеров , дополнительных коммутаторов и логических блоков вл ютс другими входами матрицы. 2. Матрица по п. I, отличающа с тем, что каждый логический блок содержит первый и второй полусумматоры, первый и второй элементы 2-ЗИ-2ИЛИ, элементы ИЛИ, элементы И, элемент НЕ, вход которого и первый вход первого элемента И вл ютс одним из входов блока, выход элемента НЕ соединен с первыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента 2-ЗИ- SD 2ИЛИ, выход первого элемента 2-ЗИ- nU 2ИЛИ соединен с первым входом первого полусумматора, выход первого элемента И подключен к первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом первого полусумматора, выход которого соединен с первым входом второго элемента 2-ЗИ-2ИЛИ и с первым входом второго полусумматора, выход второго эле мента И подключен к вторым входам второго элемента 2-ЗИ-2ИЛИ и полусумматора , вторые входы элементов ИЛИ, третьи, четвер гые и п тые входы элементов 2-ЗИ- 2ИЛИ, второй и третий входы первого элемента И и входы второго элемента И вл ютс другими входами блока, выходами которого вл ютс выходы вторых элемента 2-ЗИ-2ИЛИ и полусумматора.1. ASSOCIATIVE STORAGE MATRIX containing associative storage elements consisting of triggers, main switches and logic blocks, with each matrix row, the first output of each logical block, except the first, connected to the first input of the previous logical block, the control inputs of the main switches, the second inputs of the logic blocks and the first input of the first logic block are one of the inputs of the matrix whose outputs are the first outputs of the logic blocks of the first column and the second inputs logical blocks of the first row of the matrix, characterized in that, in order to increase the speed of the matrix when performing arithmetic operations and expand its functionality by performing shift operations and performing a multiplication operation of codes stored in two adjacent rows of the matrix, additional switches are introduced into it , wherein in each row of the matrix the first input of each additional switch, except the last one, is connected to the second output of the subsequent logic block, the second input of each additional In addition to the first switch, the main switch is connected to the second output of the previous logical block, in the matrix column the third input of each additional switch, the last one, under the keys to the second output of the subsequent logic block, the output of each additional switch is connected to the third input of the same logical block and the first input of the same main switch, the second input of which is connected to the second output of the same logical unit, the output of each main switch is connected to the input one of the same trigger, the direct and inverse outputs of which are connected respectively to the fourth and fifth inputs of the same logical block, the first inputs of the latter and the second inputs of the first additional switches in the rows of the matrix, the third inputs of the latter in the columns of the matrix of additional switches, the control inputs of the triggers, additional switches and logical blocks are the other inputs of the matrix. 2. The matrix under item I, characterized in that each logical block contains the first and second half-adders, the first and second elements 2-ZI-2IL, OR elements, AND elements, the NOT element, the input of which and the first input of the first element I one of the inputs of the block, the output of the element is NOT connected to the first inputs of the first and second elements OR, the outputs of which are connected respectively to the first and second inputs of the first element 2-ZI-SD 2, OR, the output of the first element 2-ZI-nU 2, OR is connected to the first input the first half-adder, the output of the first element And connect To the first input of the third element OR, the output of which is connected to the second input of the first half adder, the output of which is connected to the first input of the second element 2-ZI-2ILI and to the first input of the second half-adder, the output of the second element I is connected to the second inputs of the second element 2- ZI-2ILI and half-adder, the second inputs of the elements OR, the third, fourth and fifth inputs of the elements 2-ZI- 2IL, the second and third inputs of the first element AND, and the inputs of the second element AND are the other inputs of the unit, the outputs of which are the second element 2-ZI-2ILI and half adder.

Description

Изобретение относитс к вычислительной технике и может быть использовано в качестве процессора вычислительной машины,, предназначенной дл параллельной обработки массивов информации.The invention relates to computing and can be used as a processor of a computer designed for parallel processing of arrays of information.

Известна ассоциативна запоминающа матрица, содержаща ассоциативные запоминающие элементы, состо щие из триггера и логической схемы, причем в каждой строке матрицы первый и второй выходы каждого элемента, кроме последнего, соединены соответственно с первым и вторым входами левого, соседнего элемента, д третий выход каждого элемента, кроме первого, - с третьим входом правого соседнего элемента, четвертый вход всех элементов каждого столбца матрицы - с соответствующим номеру столбца разр дом внещнего регистра компаранда , управл ющие входы элементов подключены к соответствующим управл ющим шинам матрицы fl.A known associative storage matrix containing associative storage elements consisting of a trigger and a logic circuit, in each row of the matrix the first and second outputs of each element, except the last, are connected respectively to the first and second inputs of the left, adjacent element, and the third output of each element , except for the first - with the third input of the right neighboring element, the fourth input of all elements of each column of the matrix - with the corresponding column number of the outer register of the comparand, which controls The element inputs are connected to the corresponding control buses of the matrix fl.

Матрица обладает ограниченными функциональными возможност ми и низким быстродействием при выполнении операций над элементами двух массивов информации или операций, в которых участвуют элементы одного и того же массива, так как в ней т)тсутствуют информационные св зи между строками. Эти операции можно производить построчно, но это приводит к значительным затратам времени.The matrix has limited functionality and low speed when performing operations on elements of two arrays of information or operations in which elements of the same array participate, since there are informational links between the lines in it. These operations can be performed line by line, but this leads to a significant investment of time.

Наиболее близким техническим рещением к изобретению вл етс ассоциативна матрица пам ти, содержаща ассоциативные запоминающие элементы, причем в каждой строке матрицы выходы сравнени и переноса- сравнени каждого ассоциативного запоминающего элемента, кроме последнего, соединены с соответствующими входами, последующего ассоциативного запоминающего элемента, а выход переноса сложени каждого ассоциативного запоминающего элемента , кроме первого - с соответствующим входом предыдущего ассоциативного запоминающего элемента, управл ющие входы ассоциативных запоминающих элементов подключены к соответствующим управл ющим щинам, а также адресные накопители и коммутаторы по числу ассоциативных запоминающих элементов, причем выход каждого коммутатора подключен к информационному входу соответствующего ассоциативного запоминающего элемента, первый вход - к информационному вь1ходу соответствующего адресного накопител , Btoрой вход - к общей дл каждого столбца матрицы информационной щине, третий вход - к первому управл ющему входу матрицы , информационный вход каждого адресного накопител - к информационному выходу соответствующего ассоциативного заломинающего элемента, управл ющий вход - второму управл ющему входуThe closest technical solution to the invention is an associative memory matrix containing associative storage elements, with in each row of the matrix the comparison and transfer outputs of each associative storage element, except the last, are connected to the corresponding inputs, the subsequent associative memory element, and the transfer output addition of each associative storage element, except the first - with the corresponding input of the previous associative storage element, the control inputs of the associative storage elements are connected to the corresponding control women, as well as the address accumulators and switches according to the number of associative storage elements, the output of each switch is connected to the information input of the corresponding associative storage element, the first input is connected to the information input of the corresponding address accumulator, Btoy input - to the informational bar common to each column of the matrix, the third input to the first control input of the matrix, informational in od each address accumulator - to the information output of the corresponding associative zalominayuschego element control input - a second control input

матрицы, а адресный вход - к адресному входу матрицы.matrix, and the address input - to the address input of the matrix.

Така структура матрицы позвол ет выполн ть операции сравнени и сложени 5 информации, наход щейс в матрице, с информацией внешнего регистра компаранда, а также сравнение и сложение в каждой стро ке матрицы информации, наход щейс в адресных накопител х, с информацией, нахо0 д щейс в ассоциативных запоминающих элементах (2).Such a matrix structure allows the comparing and adding 5 of information in the matrix with the external register information of the matrix, as well as comparing and adding in each row of the matrix of information contained in the address accumulators, with the information found in associative memory elements (2).

Недостатком известной матрицы вл етс то, что в ией сложно организовать выполнение операций между информацией, хран щейс в ассоциативных запоминающихA disadvantage of the known matrix is that it is difficult to organize operations between information stored in associative memory cells.

элементах двух строк. В матрице отсутствует возможность выполнени операций сдвига, а также операции умножени кодов, хран щихс в двух соседних строках. Выполнение же операции умножени массивов, хран 0 щихс в строках матрицы с использованием дополнительных устройств, значительно увеличивает врем выполнени данной операции , что снижает быстродействие устройства Целью изобретени вл етс повышение быстродействи матрицы при выполнении арифметических операций и расширение функциональных возможностей ее за счет выполнени операций сдвига и выполнени операции умножени кодов, хран щихс в двух смежных строках матрицы.elements of two lines. There is no possibility in the matrix to perform shift operations, as well as the operation of multiplying the codes stored in two adjacent rows. Performing the multiplication operation of arrays stored in rows of the matrix using additional devices significantly increases the execution time of this operation, which reduces the speed of the device. The aim of the invention is to increase the speed of the matrix when performing arithmetic operations and expand its functionality by performing shift operations and performing an operation of multiplying codes stored in two adjacent rows of the matrix.

д Поставленна цель достигаетс тем, что в ассоциативную запоминающую матрицу, содержащую ассоциативные запоминающие элементы, состо щие из триггеров, основных коммутаторов и логических блоков, причем в каждой строке матрицы первыйThe goal is achieved by the fact that an associative storage matrix containing associative storage elements consisting of triggers, main switches and logical blocks, with each row of the first

5 выход каждого логического блока, кроме первого, соединен с первым входом предыдущего логического блока, управл ющие входы основных коммутаторов, вторые вхоаы логических блоков и первый вход первого логического блока вл ютс одними из входов матрицы, выходами которой вл ютс первые выходы логических блоков первого столбца и вторые -входы логических блоков первой строки матрицы, введены дополнительные коммутаторы, причем в каждой стро5 ке матрицы первый вход каждого дополнительного коммутатора, кроме последнего, подключен к второму выходу последующего логического блока, второй вход каждого дополнительного коммутатора, кроме первого , соединен с вторым выходом предыдуще го логического блока, в каждом столбце матрицы третий вход каждого дополнительного коммутатора, кроме последнего, подключен к второму выходу последующего логического блока, выход каждого дополнительного ком5 мутатора соединен с третьим входом одноименного логического блока и первым входом одноименного основного коммутатора, второй вход которого подключен к второму выходу одноименного логического блока, выход каждого осиопного коммутатора соединен с входом одноименного триггера, пр мой и инверсный выходы которого подключены соответственно к четвертому и п тому входам одноименного логического блока, первые входы последних и вторые входы первых в строках матрицы дополнительных коммутаторов, третьи входы последних в столбцах матрицы дополнительных коммутаторов , управл ющие входы триггеров, дополнительных коммутаторов и логических блоков вл ютс другими входами матрицы. Кроме того, каждый логический блок содержит первый и второй полусумматоры, первый и второй элементы 2-ЗИ-2ИЛИ, элементы ИЛИ, элементы И, элемент НЕ, вход которого и первый вход первого элемента И вл ютс одним из входов блока, выход элемента НЕ соединен с первыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента 2-ЗИ- 2ИЛИ, выход первого элемента 2-ЗИ- 2ИЛИ соединен с первым входом первого полусумматора, выход первого элемента И подключен к первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом первого полусумматора, выход которого соединен с первым входом второго элемента 2-ЗИ-2ИЛИ н с первым входом второго полусумматора, выход второго элемента И подключен к вторым входам второго элемента 2-ЗИ-2ИЛИ и полусумматора, вторые входы элементов ИЛИ, третьи, четвертые и п тые входы элементов 2-ЗМ- 2ИЛИ, второй и третий входы первого элемента И и входы второго элемента И вл ютс другими входами блока, выходами которого вл ютс выходы вторых элемента 2-ЗИ--2ИЛИ и полусумматора.5 the output of each logical block, except the first, is connected to the first input of the previous logic block, the control inputs of the main switches, the second inputs of the logic blocks and the first input of the first logic block are one of the matrix inputs, the outputs of which are the first outputs of the logic blocks of the first column and the second inputs of the logical blocks of the first row of the matrix, additional switches are introduced, and in each row of the matrix the first input of each additional switch, except the last, is connected to the second The second output of each additional switch, except the first, is connected to the second output of the previous logical block, in each column of the matrix, the third input of each additional switch, except the last, is connected to the second output of the subsequent logical block, the output of each additional switch connected to the third input of the same logical unit and the first input of the same main switch, the second input of which is connected to the second output of the same name log of the xy block, the output of each ausoped switch is connected to the input of a trigger of the same name, the direct and inverse outputs of which are connected respectively to the fourth and fifth inputs of the logic block of the same name, the first inputs of the latter and the second inputs of the first in rows of the matrix of additional switches, the third inputs of the latter in the columns of the matrix the additional switches, the control inputs of the triggers, the additional switches and logic blocks are the other inputs of the matrix. In addition, each logical block contains the first and second half-adders, the first and second 2-ZI-2IL elements, OR elements, AND elements, the NOT element whose input and the first input of the first AND element are one of the block inputs, the output of the element is NOT connected with the first inputs of the first and second elements OR, the outputs of which are connected respectively to the first and second inputs of the first element 2-ZI-2IL, the output of the first element 2-ZI-2IL, is connected to the first input of the first half-adder, the output of the first element I is connected to the first input of the third eleme that OR, the output of which is connected to the second input of the first half-adder, the output of which is connected to the first input of the second element 2-ZI-2ILI n with the first input of the second half-adder, the output of the second element I is connected to the second inputs of the second element 2-ZI-2IL and half-adder, the second inputs of the OR elements, the third, fourth and fifth inputs of the 2-ZM-2IL elements, the second and the third inputs of the first element AND, and the inputs of the second element AND are other inputs of the block whose outputs are the outputs of the second element 2-ZI - 2IL and half adder.

На фиг. 1 изображена функциональна схема ассоциативной запоминающей матрицы; на фиг. 2 - функциональна схема предпочтительного варианта логического блока.FIG. 1 shows a functional diagram of an associative storage matrix; in fig. 2 - functional diagram of the preferred variant of the logical block.

Матрица содержит (фиг. I) ассоциативные запоминающие элементы 1, каждый из которых состоит из логического блока 2, триггера 3, основного 4 и дополнительного 5 коммутаторов. Каждый элемент 1 имеет входы 6-8, выход 9, вход 10 и выход iL Матрица содержит в каждом столбце шины н в каждой строке шины 16 и 17, вл ющиес входами матрицы. Каждый логический блок 2 содержит (фиг. 2) первый 18 и второй 19 полусумматоры, первый 20 и второй 21 элементы 2-ЗИ-2ИЛИ, элементы ИЛИ 22-24 (с первого по третий), первый 25 и второй элементы И, элемент НЕ 27 и имеет вход 28 первого операнда А. пр мой 29 и инверсный 30 входы второго операнда В, вход 3 блокировки операций, который подключен к шине 17, управл ющие входы 32-35, подключенные к шине 15.The matrix contains (fig. I) associative storage elements 1, each of which consists of logical block 2, trigger 3, main 4 and additional 5 switches. Each element 1 has inputs 6-8, output 9, input 10 and output iL. The matrix contains in each column of the bus n in each row of the bus 16 and 17, which are inputs of the matrix. Each logical block 2 contains (Fig. 2) first 18 and second 19 half adders, first 20 and second 21 elements 2-ЗИ-2ИЛИ, elements OR 22-24 (first to third), first 25 and second elements И, element NOT 27 and has an input 28 of the first operand A. forward 29 and inverse 30 inputs of the second operand B, input 3 of the operation lock, which is connected to bus 17, control inputs 32-35 connected to bus 15.

Зависимость выполн емой блоком 2 операции от кода, поданного на входы 32- 35 этого блока, дана в табл. 1.The dependence of the operation performed by block 2 on the code applied to the inputs 32-35 of this block is given in Table. one.

ТаблицаTable

11 12410611 124106

Продолжение табл 1 nim mmis Фиг.1 rsContinued table 1 nim mmis Figure 1 rs

Claims

1. ASSOCIATIVE REMEMBERING MATRIX, containing associative storage elements consisting of triggers, main switches and logical blocks, with in each row of the matrix the first output of each logical block, except the first, is connected to the first input of the previous logical block, the control inputs of the main switches, the second inputs logical blocks and the first input of the first logical block are some of the inputs of the matrix, the outputs of which are the first outputs of the logical blocks of the first column and the second inputs of the logic blocks of the first row of the matrix, characterized in that, in order to increase the speed of the matrix when performing arithmetic operations and expand its functionality by performing shift operations and performing the operation of multiplying the codes stored in two adjacent rows of the matrix, additional switches are introduced into it, with than in each row of the matrix, the first input of each additional switch, except the last, is connected to the second output of the subsequent logical unit, the second input of each additional com except for the first one, it is connected to the second output of the previous logical block, in each column of the matrix the third input of each additional switch, besides eating something, is connected to the second output of the subsequent logical block, the output of each additional switch is connected to the third input of the same logical block and the first input of the main switch of the same name, the second input of which is connected to the second output of the logical block of the same name, the output of each main switch is connected to the input of the same name a giger whose direct and inverse outputs are connected respectively to the fourth and fifth inputs of the logical block of the same name, the first inputs of the last and second inputs of the first in the rows of the matrix of additional switches, the third inputs of the last in the columns of the matrix of additional switches, the control inputs of triggers, additional switches and logical blocks are other matrix inputs.

2. The matrix in π. I, characterized in that each logical block contains the first and second half-adders, the first and second elements 2 — 3 — 2 OR, OR elements, AND elements, an NOT element, whose input and the first input of the first AND element are one of the block inputs, the output the element is NOT connected to the first inputs of the first and second elements OR, the outputs of which are connected respectively to the first and second inputs of the first element 2 — ZI — 2 OR, the output of the first element 2 — ZI — 2 OR is connected to the first input of the first half-adder, the output of the first element And is connected to first entry to the third OR element, the output of which is connected to the second input of the first half-adder, the output of which is connected to the first input of the second 2-ZI-2OR or first input of the second half-adder, the output of the second AND element is connected to the second inputs of the second 2-ZI-2OR or half-adder, the second inputs of the OR elements, the third, fourth and fifth inputs of the elements 2 — ZI — 2 OR, the second and third inputs of the first element And and the inputs of the second element And are the other inputs of the block, the outputs of which are the outputs of the second element 2 — ZI — 2 OR, and half the mummy.

SU ... 1112410