SU1108454A1 - Logic processor - Google Patents

Logic processor Download PDF

Info

Publication number
SU1108454A1
SU1108454A1 SU823474903A SU3474903A SU1108454A1 SU 1108454 A1 SU1108454 A1 SU 1108454A1 SU 823474903 A SU823474903 A SU 823474903A SU 3474903 A SU3474903 A SU 3474903A SU 1108454 A1 SU1108454 A1 SU 1108454A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
inputs
input
elements
outputs
Prior art date
Application number
SU823474903A
Other languages
Russian (ru)
Inventor
Евгений Павлович Балашов
Арменак Артаваздович Барсегян
Виктор Оскарович Бялый
Михаил Степанович Куприянов
Original Assignee
Ленинградский Институт Авиационного Приборостроения
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ленинградский Институт Авиационного Приборостроения filed Critical Ленинградский Институт Авиационного Приборостроения
Priority to SU823474903A priority Critical patent/SU1108454A1/en
Application granted granted Critical
Publication of SU1108454A1 publication Critical patent/SU1108454A1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

1. ЛОГИЧЕСКИЙ ПРОЦЕССОР, содержащий первьй мультиплексор, регистра адреса, счетчик адреса, два блока пам ти, два регистра числа, схему сравнени , операционный блок и блок синхронизации, управл ющий вход, тактовый вход, первый и второй выходы которого соединены соответственно с выходом счетчика адреса, тактовым входом процессора, установочным входом и счетным входом счетчика адреса, третий выход блока синхронизации подключен к управл ющим входам первого и второго блоков пам ти и первого и второго регистров числа, выход счетчика адреса соединен с управл ющим входом первого мультиплексора и первыми адресными входами первого и второго блоков пам ти, вы- ходы которых подключены к информационным .входам соответственно первого и второго регистров числа, информационный вход и выход первого мультиплексора соединены соответственно с информационным входом процессора и входом регистра адреса, выход которого подключен ко второму адресному входу первого блока пам ти, о т личающийс  тем, что, с целью повышени  быстродействи , он содержит второй мультиплексор, третий блок пам ти, третий регистр числа , буферный регистр, регистр кода сравнени , регистр вывода, три группы элементов И и две группы элементов ИЛИ, причем первые и вторые входы и выходы элементов И первой группы соединены соответственно с выходом первого регистра числа, четвертым выходом блока синхронизации и первыми входами элементов ИЛИ первой группы, вторые входы и выходы котоS (Л рых подключены соответственно к выходам элементов И второй группы и входу схемы сравнени , первый и второй адресные входы, управл ющий вход и выход третьего блока пам ти соединены соответственно с выходом счетчика адреса, выходом второго мультиплексора , четвертым выходом блока синхронизации и информационным входом третьего регистра числа, управл ющий оо вход и выход которого подключены 4 СД 4ib соответственно к четвертому выходу блока синхронизации и первому информационному входу операционного блока, второй информационный вход, управл ющий вход и выход операционного блока соединены соответственно с выходом буферного регистра, п тым выходом блока синхронизации и первыми входами элементов ИЛИ второй группы, первые и вторые входы элементов И второй группы подключены соответственно к выходу буферного регистра и шестому выходу блока синхронизации, информационный и управл ющий входы1. LOGICAL PROCESSOR containing the first multiplexer, address register, address counter, two memory blocks, two number registers, a comparison circuit, an operation block and a synchronization block, a control input, a clock input, the first and second outputs of which are connected respectively to the counter output address, clock input of the processor, installation input and counting input of the address counter, the third output of the synchronization unit is connected to the control inputs of the first and second memory blocks and the first and second number registers, the output of the ad counter Resa is connected to the control input of the first multiplexer and the first address inputs of the first and second memory blocks, whose outputs are connected to the information inputs of the first and second number registers, respectively, the information input and output of the first multiplexer are connected to the information input of the processor and the register input address, the output of which is connected to the second address input of the first memory block, indicated by the fact that, in order to improve speed, it contains the second multiplexer, the third memory block, third number register, buffer register, comparison code register, output register, three groups of AND elements and two groups of OR elements, with the first and second inputs and outputs of AND elements of the first group connected respectively to the output of the first number register, the fourth output of the block synchronization and the first inputs of the elements OR of the first group, the second inputs and outputs of which (L are connected respectively to the outputs of the elements AND of the second group and the input of the comparison circuit, the first and second address inputs, the control input and output, one third This memory unit is connected respectively to the output of the address counter, the output of the second multiplexer, the fourth output of the synchronization unit and the information input of the third number register, the control input and the output of which are connected to 4 LEDs 4ib respectively to the fourth output of the synchronization unit and the first information input of the operation unit, the second information input, the control input and the output of the operation unit are connected respectively to the output of the buffer register, the fifth output of the synchronization unit and the first inputs OR elements and a second group, the first and second inputs of AND gates of the second group are respectively connected to the output of the buffer register and the output of the sixth synchronization block, information and control inputs

Description

буферного регистра соединены соответ ственно с выходом третьего регистра числа и выходами элементов И третьей группы, первые и вторые входы которых подключены соответственно к выхо дам элементов ИЛИ второй группы и седьмому выходу блока синхронизации, восьмой и дев тый выходы которого соединены соответственно с управл ющим входом регистра вывода и вторыми входами элементов ИЛИ второй группы, информационный и управл ющий вхрды второго мультиплекстора подклю чены соответственно к выходу второго регистра числа и выходу регистра кода сравнени , вход которого соединен с выходом схемы сравнени , а информа ционный вход и выход регистра вьгоода подключены соответственно к выходу регистра кода сравнени  и вуходу процессора. 2. Процессор по п. 1, отличающийс  тем, что блок синхронизации содержит счетчик, семь элементов НЕ, двадцать один элемент и п ть элементов ИЛИ, при этом первый , второй и четвертый информационные входы счетчика соединены с шиной нулевого потенциала, а третий информационный вход счетчика - с шиной единичного потенциала, первый, второй , третий и четвертый выходы счетчика подключены ко входам соответственно первого, второго, третьего и четвертого элементов НЕ, первый, вто рой, третий и четвертый входы и выхо первого элемента И соединены соответ ственно с выходами первого, второго и третьего элементов НЕ, четвертым выходом счетчика и входом п того эле мента НЕ, первый, второй, третий и четвертый входы и выход второго элемента И подключены соответственно к вькоду первого элемента НЕ, второму выходу счетчика, третьему выходу счетчика, выходу четвертого элемента НЕ и входу шестого элемента НЕ, входы и выход первого элемента ИЛИ соединены соответственно с управл ющим входом блока и входом седьмого элемента НЕ, первый и второй входы и вьпсод третьего элемента И подключены соответственно к выходам второго элемента И, седьмого элемента НЕ и первому входу второго элемента ИЛИ второй вход которого соединен с выхо дом шестого элемента НЕ, первый, второй и третий входы и выход четвер того элемента И подключены соответ54 ственно к выходу второго элемента И, тактовому входу блока, выходу первого элемента ИЛИ и синхровходу счетчика, первый и второй входы и выход п того элемента И соединены соответственно с тактовым входом блока, выходом первого элемента И и входом сброса счетчика , первый, второй и третий входы и выход шестого элемента И подключены соответственно к тактовому входу блока, выходу п того элемента НЕ, выходу второго элемента ИЛИ и счетному входу счетчика, первый и второй входы седьмого элемента И соединены с выходами третьего и четвертого элементов НЕ, первый и второй входы восьмого элемента И подключены к выходу четвертого элемента НЕ и третьему выходу счетчика, первый и второй входы дев того элемента И соединены с четвертым выходом счетчика и выходом третьего элемента НЕ, первый и второй входы дес того элемента И подключены к первому и второму выходам счетчика, первый и второй входы одиннадцатого элемента И соединены с выходом второго элемента НЕ и первым выходом счетчика, первый и второй входы двенадцатого элемента И подключены к выходам первого и второго элементов НЕ, первый и второй входы тринадцатого элемента И соединены с выходом первого элемента НЕ и вторым выходом счетчика, первый и второй входы четырнадцатого элемента И подключены к выходам седьмого и тринадцатого элементов И, первый и второй входы п тнадцатого элемента И соединены с выходами седьмого и одиннадцатого элементов И, первьй и второй входы шестнадцатого элемента И подключены к выходам восьмого и двенадцатого элементов И, первый и второй входы семнадцатого элемента И соединены с выходами восьмого и одиннадцатого элементов И, первый и второй входы восемнадцатого элемента И подключены к выходам седьмого и дес того элементов И, первый и второй входы дев тнадцатого элемента И соединены с выходами седьмого и восьмого элементов И, первый и второй входы двадцатого элемента И подключены к выходам дев того и двенадцатого элементов И, первый и второй входы двадцать первого элемента И соединены с выходами восьмого и тринадцатого элементов И, выход шестнадцатого элемента И подключен к первому выходу блока и первому входу третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом п тнадцатого элемента И и третьим выходом блока, выход п тнадцатого элемента И подключен ко второму выходу блока, первый и второй входы и выход четвертого элемента ИЛИ соединены соответственно с выходами четырнадцатого и семнадцатого элементов И и четвертым выходом блока, выходы двадцать первого элемента И, дев тнадцатого элемента И, п того элемента ИЛИ, двадцатог элемента И и восемнадцатого элемента И подключены соответственно к п тому , шестому, седьмому, восьмому и дев тому выходам блока, а первый и второй входы п того элемента ИЛИ соединены с выходами восемнадцатого и двадцать первого элементов И.the buffer register are connected respectively with the output of the third register of the number and the outputs of the elements AND of the third group, the first and second inputs of which are connected respectively to the outputs of the elements OR of the second group and the seventh output of the synchronization unit, the eighth and ninth outputs of which are connected respectively to the control input of the register the output and the second inputs of the OR elements of the second group, the information and control inputs of the second multiplexer are connected respectively to the output of the second number register and the output of the code register comparison, the input of which is connected to the output of the comparison circuit, and the information input and output of the register of the mode are connected respectively to the output of the register of the comparison code and the input of the processor. 2. Processor according to claim 1, characterized in that the synchronization unit contains a counter, seven elements NOT, twenty-one elements and five elements OR, the first, second and fourth information inputs of the counter being connected to the zero potential bus, and the third information input the counter — with a single potential bus; the first, second, third, and fourth outputs of the counter are connected to the inputs of the first, second, third, and fourth elements, respectively; the first, second, third, and fourth inputs and output of the first element are And are connected according As a result of the outputs of the first, second and third elements NOT, the fourth output of the counter and the input of the fifth element NOT, the first, second, third and fourth inputs and output of the second element AND are connected respectively to the code of the first element NOT, the second output of the counter, the third output the counter, the output of the fourth element NOT and the input of the sixth element NOT, the inputs and output of the first element OR are connected respectively to the control input of the block and the input of the seventh element NOT, the first and second inputs and outputs of the third element AND are connected respectively To the outputs of the second element AND, the seventh element NOT and the first input of the second element OR the second input of which is connected to the output of the sixth element NOT, the first, second and third inputs and output of the fourth element AND are connected respectively to the output of the second element AND, the clock input the block, the output of the first element OR and the synchronous input of the counter, the first and second inputs and the output of the fifth element AND are connected respectively to the clock input of the block, the output of the first element AND and the reset input of the counter, the first, second and third inputs and the output hex About element And connected respectively to the clock input of the block, the output of the fifth element NOT, the output of the second element OR and the counting input of the counter, the first and second inputs of the seventh element And are connected to the outputs of the third and fourth elements NOT, the first and second inputs of the eighth element And are connected to the output of the fourth element is NOT and the third output of the counter, the first and second inputs of the ninth element And are connected to the fourth output of the counter and the output of the third element NOT, the first and second inputs of the tenth element And are connected to the first and second To the counter outputs, the first and second inputs of the eleventh element I are connected to the output of the second element NOT and the first output of the counter, the first and second inputs of the twelfth element I are connected to the outputs of the first and second elements NOT, the first and second inputs of the thirteenth element And are connected to the output of the first element NOT and the second output of the counter, the first and second inputs of the fourteenth element And are connected to the outputs of the seventh and thirteenth elements And, the first and second inputs of the fifteenth element And are connected to the outputs of the seventh and one of the twentieth element And the first and second inputs of the sixteenth element And connected to the outputs of the eighth and twelfth elements And, the first and second inputs of the seventeenth element And connected to the outputs of the eighth and eleventh elements And, the first and second inputs of the eighteenth element And connected to the outputs of the seventh and tenth elements And, the first and second inputs of the nineteenth element And connected to the outputs of the seventh and eighth elements And, the first and second inputs of the twentieth element And connected to the outputs of the ninth and twelfth elements And the first and second inputs of the twenty-first element And are connected to the outputs of the eighth and thirteenth elements AND, the output of the sixteenth element And is connected to the first output of the block and the first input of the third element OR, the second input and output of which are connected respectively to the output of the fifteenth element And and the third output of the block , the output of the fifteenth element AND is connected to the second output of the block, the first and second inputs and the output of the fourth element OR are connected respectively to the outputs of the fourteenth and seventeenth elements AND and the fourth you one block, the outputs of the twenty-first element AND, the nineteenth element of AND, the fifth element OR, the twentieth element AND and the eighteenth element AND are connected respectively to the fifth, sixth, seventh, eighth and ninth outputs of the block, and the first and second inputs of the fifth element OR connected to the outputs of the eighteenth and twenty-first elements I.

3. Процессор по п. 1, отличающийс  Tei, что операционный блок содержит четыре операционные группы элементов И, ИЛИ и НЕ,3. The processor according to claim 1, characterized by Tei, that the operating unit contains four operational groups of elements AND, OR, and NOT,

кажда  из которых включает один элемент НЕ, два элемента И и два элемента ИЛИ, при этом входы элементов НЕ каждой группы соединены со вторым информационным входом блока, первые и вторые входы первого элемента И и первого элемента ИЛИ каждой группы подключены соответственно к первому информационному входу блока и вьгходу элемента НЕ той же группы, выходы первого элемента ИЛИ и первого элемента И каж,цой группы соединены с первыми входами соответственно второго элемента И и второго элемента ИЛИ той же группы, выход второго элемента И каждой группы подключен ко второму входу второго элемента ИЛИ той же группы, вторые входы элементов И первой группы соединены с управл ющим входом блока, вторые входы вторых элементов И второй и четвертой групп подключены к выходам вторых элементов ИЛИ соответственно первой и третьей групп, а выходы вторых элементов ИЛИ второй и четвертой групп соединены с выходом блока.each of which includes one element NOT, two elements AND and two elements OR, with the inputs of the elements NOT of each group connected to the second information input of the block, the first and second inputs of the first element AND and the first element OR of each group are connected respectively to the first information input of the block and the output of the element is NOT the same group, the outputs of the first element OR and the first element AND each group are connected to the first inputs of the second element AND and the second element OR of the same group, respectively, the output of the second element AND each The second group is connected to the second input of the second element OR of the same group, the second inputs of the AND elements of the first group are connected to the control input of the unit, the second inputs of the second elements AND of the second and fourth groups are connected to the outputs of the second OR elements of the first and third groups, and the outputs of the second elements OR of the second and fourth groups are connected to the output of the block.

1one

Изобретение относитс  к вычислительной технике и может быть использовано дл  классификации ситуации в многопараметрических системах, например дл  функциональной диагностик в автоматических системах многопрофильной оценки здоровь , в системах управлени  уличным движением, в системах управлени  теплицами.The invention relates to computing and can be used to classify situations in multiparameter systems, for example, for functional diagnostics in automatic systems for multi-disciplinary health assessment, in traffic control systems, in greenhouse control systems.

Известно устройство, содержащее блок пам ти, регистр сдвига, регистр адреса, регистр числа, два триггера режима, счетчик, устройство управлени , входные шины аргумента и выходные шины результата, причем выход регистра адреса соединен с первым входом блока пам ти, первый, второй и третий выходы которого соответственно подключены к информационному входу регистра числа, к первому входу первого триггера режима и к первому входу второго регистра режима, первый разр дный выход регистра числа  вл етс  выходом результата, а второй, третий разр дные.выходы A device is known that contains a memory block, a shift register, an address register, a number register, two mode triggers, a counter, a control unit, input argument buses and output result buses, the output of the address register connected to the first input of the memory block, first, second and the third outputs of which are respectively connected to the information input of the number register, to the first input of the first mode trigger and to the first input of the second mode register, the first bit output of the number register is the output of the result, and the second, third time dnye.vyhody

регистра числа подключены соответственно к информационному входу регистра адреса и к первому входу счетчика , входом управл ющего процессора  вл етс  вход регистра сдвига, выход которого подключен ко второму входу блока пам ти lJ.the number register is connected respectively to the information input of the address register and to the first input of the counter, the input of the control processor is the input of the shift register, the output of which is connected to the second input of the memory block lJ.

Данное устройство предназначено дл  преобразовани  множества параметров , характеризующих состо ние объекта , в двоичный код.This device is intended to convert a set of parameters characterizing the state of an object into a binary code.

Недостатком данного устройства  вл етс  низкое быстродействие, обусловленное тем, что выбор решени  производитс  путем последовательного сравнени  текущего значени  параметра с эталонными значени ми.The disadvantage of this device is low speed, due to the fact that the choice of the solution is made by successively comparing the current value of the parameter with the reference values.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому  вл етс  устройство дл  реализации разветвленных алгоритмов .The closest in technical essence and the achieved result to the proposed is a device for implementing branched algorithms.

Логический процессор содержит первый мультиплексор, регистр адреса, счетчик адреса, два блока пам ти. два регистра числа, схему сравнени , операционный блок и блок синхронизации , управл ющий вход, тактовый вход первый и второй выходы которого соединены соответственно с выходом счетчика адреса, тактовым входом процессора, установочным входом и счетным входом счетчика адреса, третий выход блока синхронизации подключен к управл ющим входам первого и второго блоков пам ти и первого и второго регистров числа, выход счетчика адреса соединен с управл ющим входом первого мультиплексора и первыми адресными входами первого и второго блоков пам ти, выходы кото рых подключены к информационным входам соответственно первого и второго регистров числа, информационный вход и выход первого мультиплексора соеди нены соответственно с информационным входом процессора и входом регистра аДреса, выход которого подключен ко второму адресному входу первого блока пам ти L 2 . Недостатком данного устройства  вл етс  низкое быстродействие, так как производитс  последовательное сравнение текущего значени  параметра с хранимыми в блоке пам ти эталон ными значени ми. Целью изобретени   вл етс  повыше ние быстродействи  за счет параллель ного сравнени  текущего значени  параметра с эталонными. Указанна  цель достигаетс  тем, что в логический процессор,содержащий первый мультиплексор, регистр адреса, счетчик адреса, два блока пам ти, два регистра числа., схему сравнени , операционный блок и блок синхронизации, управл ющий вход, тактовый вход, первый и второй выходы которого соединены соответственно с выходом счетчика адреса, тактовым входом процессора, установочным входом и счетным входом счетчика адреса третий выход блока синхронизации под ключен к управл ющим входам первого и второго блоков пам ти и первого и второго регистров числа, выход счетчика адреса соединен с управл ющим входом первого мультиплексора и первыми адресными входами первого и второго блоков пам ти, выходы кото рых подключены к информационным входам соответственно первого и второго регистров числа, информационный вход и выход первого мультиплексора соединены соответственно с -информационным входом процессора и входом регистра адреса, выход которого подключен ко второму адресному входу первого блока пам ти, введены второй мультиплексор , третий блок пам ти, третий регистр числа, буферный регистр, регистр кода сравнени , регистр вывода , три группы элементов И и две группы элементов ИЛИ, причем первые и вторые входы и выходы элементов И первой группы соединены соответственно с выходом первого регистра числа, четвертым выходом блока синхронизации и первыми входами элементов ИЛИ первой группы, вторые входы и выходы которых подключены соответственно к выходам элементов И второй группы и входу схемы сравнени , первый и второй адресные входы, управл ющий вход и выход третьего блока пам ти соединены соответственно с вьЬсодом счетчика адреса, выходом второго мультиплекстора , четвертым выходом блока синхронизации и информационным входом третьего регистра числа, управл ющий вход и выход которого подключены соответственно к четвертому выходу блока синхронизации и первому информационному входу операционного блока, второй информационный вход, управл ющий вход и выход операционного блока соединены соответственно с выходом буферного регистра, п тым выходом блока синхронизации и первыми входами элементов ИЛИ второй группы , первые и вторые входы элементов И второй группы подключены соответственно к выходу буферного регистра и шестому выходу блока синхронизацииj информационный и управл ющий входы буферного регистра соединены соответственно с выходом третьего регистра числа и выходами элементов И третьей группы, первые и вторые входы которых подключены соответственно к выходам элементов ИЛИ второй группы и седьмому выходу блока синхронизации, восьмой и дев тый вькоды которого соединены соответственно с управл ющим входом регистра вывода и вторыми входами элементов ИЛИ второй группы, информационный и управл ющий входы второго мультиплексора подключены соответственно к выходу второго регистра числа и выходу регистра кода сравнени , вход которого соединен с выходом схемы сравнени , а информационный вход и выход регистра вывода подключены соответственно к выходу регистра кода сравнени  и выходу процессора. Блок синхронизации содержит счетчик , семь элементов НЕ, двадцать один элемент И и п ть элементов ИЛИ при этом пррвый, второй и четвертый информационйые входы счетчика соедине с шиной нулевого потенциала,а третий информационный вход счетчика - с шиной единичного потенциала, первый, второй, третий и четвертый выходы счетчика подключены ко входам соответственно первого, второго, третьего и четвертого элементов НЕ, первый второй, третий и четвертый входы и выход первого элемента И соединены соответственно с выходами первого, второго и третьего элементов НЕ, чет вертым выходом счетчика и входом п того элемента НЕ, первый, второй, третий и четвертый входы и выход вто рого элемента И подключены соответст венно к выходу первого элемента НЕ, второму выходу счетчика, третьему вы ходу счетчика, выходу четвертого элемента НЕ и входу шестого элемента НЕ, входы и выход первого элемента ИЛИ соединены соответственно с управл ющим входом блока и входом седьмого элемента НЕ, первый и второй входы и выход третьего элемента И подключены соответственно к выходам второго элемента И, седьмого элемента НЕ и первому входу второго элемента ИЛИ, второй вход которого соединен с выходом шестого элемента НЕ, первый, второй и третий входы и выход четвертого элемента И подклю чены соответственно к выходу второго элемента И, тактовому входу блока, выходу первого элемента ИЛИ и синхровходу счетчика, первый и второй входы и выход п того элемента И соединены соответственно с тактовым вхо дом блока, выходом первого элемента И и входом сброса счетчика, первый , второй и третий входы и выход .шестого элемента И подключены соответственно к тактовому входу блока, выходу п того элемента НЕ, выходу второго элемента ИЛИ и счетному входу счетчика, первый и второй входы седьмого элемента И соединены с выхо дами третьего и четвертого элементов НЕ, первый и второй входы восьмо го элемента И подключены к выходу четвертого элемента НЕ и третьему вы ходу счетчика, первый и второй входы дев того элемента И соединены с четвертым выходом счетчика и ЕЫХОДОМ третьего элемента НЕ, первый и второй входы дес того элемента И подключены к первому и второму выходам счетчика, первый и второй входы одиннадцатого элемента И соединены с выходом второго элемента НЕ и первым выходом счетчика, первый и второй входы двенадцатого элемента И подключены к выходам первого и бторого элементов НЕ, первый и второй входы тринадцатого элемента И соединены с выходом первого элемента НЕ и вторым выходом счетчика , первый и второй входы четырнадцатого элемента И подключены к выходам седьмого и тринадцатого элементов И, первый и второй входы п тнадцатого элемента И соединены с выходами седьмого и одиннадцатого элементов И, первый и второй входы шестнадцатого элемента И подключены к выходам восьмого и двенадцатого элемента И, первый и второй входы семнадцатого элемента И соединены с выходами восьмого и одиннадцатого элементов И, первый и второй входы восемнадцатого элемента И подключены к выходам седьмого и дес того элементов И, первый и второй входы дев тнадцатого элемента И соединены с выходами седьмого и восьмого элементов И, первый и второй входы двадцатого элемента И подключены к выходам дев того и двенадцатого элементов И, первый и второй входы двадцать первого элемента И соединены с выходами восьмого и тринадцатого элементов И, выход шестнадцатого элемента И подключен к первому выходу блока и первому входу третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом п тнадцатого элемента И и третьим входом блока, выход п тнадцатого элемента И подключен ко второму выходу блока, первый и второй входы и выход четвертого элемента ИЛИ соединены соответственно с выходами четырнадцатого и семнадцатого лементов И и четвертым выходом блока, выходы двадцать первого элемента И, дев тнадцатого элемента И, п того элемента ИЛИ, двадцатого элемента И и восемнадцатого элемента И подключены соответственно к п тому, шестому, седьмому, восьмому и дев тому выходам блока, а первый и второй входы п того элемента ИЛИ соединены с выходани восемнадцатого и двадцать перво го элементов И. Операционный блок содержит четыре операционные группы элементов И, ИЛИ и НЕ, кажда  из которых включает оди элемент НЕ, два элемента И и два эле мента HJirf, при этом входы элементов НЕ каждой группы соединены со вторым информационным входом блока, первые и вторые.входы первого элемен та И и первого элемента ИЛИ каждой группы подключены соответственно к первому информационному входу блок и выходу элемента НЕ той же группы, выходы первого элемента ИЛИ и первого элемента И каждой группы соединены с первыми входами соответственно второго элемента И и второго элемента ИЛИ той же группы, выход второго элемента И каждой группы подключен ко второму входу второго элемента ИЖ той же группы, вторые входы вторых элементов И первой группы соединены с управл юпщм входом блока вторые входы вторых элементов И второй и четвертой группы подключены к выходам вторых элементов ИЛИ соответственно первой и третьей групп, а выходы вторых элементов ИЛИ второй и четвертой групп соединены с выходом блока. В системах, неотъемлемым звеном которых  вл етс  человек, оцениваюпщй информацию и принимающий решение логический алгоритм управлени  задаетс  в лингвистической форме. Например , если на вход системы поступают параметры объекта: температура и влажность (20С, 80%), то на входе формируютс  терм-значени  лингвкстических переменных температура и влажность : низкое, нормальное, высокое и очень высокое. Логический алгоритм в лингвистической форме задаетс  в этом случае следующим образом: ЕСЛИ ТЕМПЕРАТУРА ВЫСОКАЯ, ТО ВЛАЗК НОСТЬ НИЗКАЯ: to ..., ТО ДАВЖНИЕ НОРМАЛЬНОЕ. Лингвистическое условие (ЕСЖ ТЕМПЕРАТУРА ВЫСОКАЯ,ЕСЛИ ВЛАЖНОСТЬ НИЗКАЯ ) интерпретируетс  в прототипе последовательностью элементарных (бинарных) логических условий, которые реализуютс  (провер ютс ) последовательно . Использование вновь введенных элементов, блоков и св зей между ними в сочетании со страничной организацией первого блока пам ти. 4 в которой в каждой странице хран тс  значени  одной лингвисти 1еской переменной , а в каждой зоне - терм-значение (адрес страницы определ етс  содержимым счетчика адреса, а адрес  чейки соответствующей страницы определ етс  значением регистра адреса) позвол ет обеспечивать параллельное сравнение элементарных логических условий, задающих условие в лингвистической форме, что увелиывает быстродействие . На фиг, 1 представлена функциональна  схема предлагаемого процессора; на фиг. 2 и фиг, 3 - примеры выполнени  блока синхронизации и операционного блока соответственно; на фиг. 4 и фиг. 5 - диаграммы переходов счетчика блока синхронизации и временна  диаграмма логического процессора соответственно. Устройство содержит первый мультиплексор 1, регистр 2 адреса, первый блок 3 пам ти, первый регистр 4 числа , элементы И 5 первой группы, элементы ИЛИ 6 первой Группы, схему 7 сравнени , регистр 8 кода сравнени , регистр 9 въюода, счетчик 10 адреса, третий блок 11 пам ти, третий регистр 12.числа, операционный блок 13 элементы И 14 второй группы, буферный регистр 15, элементы 16 третьей группы, элементы ИЛИ 17 второй группы , второй блок 18 пам ти, второй регистр 19 числа, второй мультиплексор 20, блок 21 синхронизации, информационный вход 22 первого мультиплексора 1, выход 23 первого мультиплексора 1, вход 24 регистра 2 адреса, выход 25 регистра 2 адреса, второй адресный вход 26 первого блока 3 пам ти , выход 27 первого блока 3 пам ти , информационный вход 28 первого регистра 4 числа, выход 29 первого регистра 4 числа, первый вход 30 элементов И 5 первой группы, выход 31 элементов И 5 первой группы, первый вход 32 элементов ИЛИ 6 первой группы , выход 33 элементов ИЛИ 6 первой группы, вход 34 схемы 7 сравнени , выход 35 схемы 7 сравнени , вход 36 регистров 8 кода сравнени , выход 37 регистра 8 кода сравнени , информационный вход 38 регистра 9 вывода, управл ющий вход 39 второго мультиплексора 20, выход 40 регистра 9 вывода ,  вл ющийс  выходом процессора выход 41 счетчика 10 адреса, управл ющий вход 42 первого мультиплексоpa 1, первый адресный вход 43 первого блока 3 пам ти, первый адресный вход 44 третьего блока 11 пам ти, адресный вход 45 второго блока 18 пам ти, управл ющий вход 46 блока 21 синхронизации, выход 47 третьего блока 11 пам ти, информационный вход 48 третьего регистра 12 числа, выход 49 третьего регистра 12 числа, первый информационный вход 50 операционного блока 13, информационный вход 51 буферного регистра 15, выход 52 операционного блока 13, первый вход 53 элементов ИЛИ 17 второй группы, выход 54 элементов ИЛИ 17 второй группы, первый вход 55 элемен тов И 16 третьей группы, выход 56 элементов И 16 третьей группы, управ л ющий вход 57 буферного регистра 15 выход 58 буферного регистра 15, второй информационньй вход 59 операцион ного блока 13, первый вход 60 элементов И 14 второй группы, выход 61 элементов И 14 второй группы, второй вход 62 элементов ШШ 6 первой группы , выход 63 второго блока 18 пам ти информационный вход 64 второго регистра 19 числа, выход 65 второго регистра 19 числа, информационный вход 66 второго мультиплексора 20, выход 67 второго мультиплексора 20, второй адресный вход 68 третьего блока 11 пам ти, первый выход 69 бло ка 21 синхронизации, второй выход 70 блока 21 синхронизации, установочный вход 71 счетчика 10 адреса, счетный вход 72 счетчика 10 адреса, третий выход 73 блока 21 синхронизации, управл ющий вход 74 первого блока 3 пам ти, управл ющий вход 75 первого регистра 4 числа, управл ющий вход 7 второго блока 18 пам ти, управл ющий вход 77 второго регистра 19 числа, четвертый выход 78 блока 2t синхрони зации, управл ющий вход 79 третьего блока 11 пам ти, управл ющий вход 80 третьего регистра 12 числа, второй вход 81 элементов И 5 первой группы, п тый выход 82 блока 21 синхронизаци управл ющий вход 83 операционного, блока 13, шестой выход 84 блока 21 синхронизации, второй вход 85 элементов И 14 второй группы, седьмой выход 86 блока 21 синхронизации, второй вход 87 элементов И 16 третье группы, восьмой выход 88 блока 21 синхронизации, управл клдай вход 89 регистра 9 вывода, дев тый выход 90 блока 21 синхронизации, второй 54. 10 вход 91 элементов ИЛИ 17 второй группы , тактовый вход 92 блока 21 синхронизации , счетчик 93 блока 21 синхронизации , элементы НЕ 94 - 97 блока 21 синхронизации, элементы И 98, 99 блока 21 синхронизации, элементы НЕ 100, 101 блока 21 синхронизации , элементы И 102, 103 блока 21 синхронизации, элемент НЕ 104 блока 21 синхронизации, элементы ИЛИ 105, 106 блока 21 синхронизации, элементы И 107-123 блока 21 синхронизации, элементы ИЛИ 124-126 блока 21 синхронизации , элементы НЕ 127-130.операционного блока 13, элементы И 132, i 134, 136 операционного блока 13, элементы ИЛИ 131, 133, 135, 137 элементы И 138, 139 оЪерационного блока 13, элемент ИЛИ140, элемент И 141, элемент ИЛИ 142, элемент И 143, элемент ШШ 144, эле146 операцимент И 145, элемент ИЛИ онного блока 13. 1) соЛогический процессор держит первый мультиплексор 1, регистр 2 адреса, первый блок пам ти 3, первый регистр 4 числа, элементы И 5 первой группы, элементы ШШ 6 первой группы, схему 7 сравнени , реЬистр 8 кода сравнени , регистр 9 вывода, счетчик 10 адреса, третий блок 1t пам ти , третий регистр 12 числа, операционный блок 13, элементы И 14 второй группы, буферный регистр 15, элементы И 16 третьей группы, элементы ИЛИ 17 второй группы, второй блок 18 пам ти, второй регистр 19 числа, второй мультиплексор 20, блок 21 синхронизации. Информационным входом устройства  вл етс  вход 22 первого мультиплексора 1, выход 23 которого подключен ко входу 24 регистра 2 адреса. Выход 25 регистра 2 адреса соединен со вторым адресным входом 26 первого блока 3 пам ти. Выход 27 блока 3 пам ти подключен к информационному входу 28 регистра 4 числа, выход которого подключен к первому входу 30 элементов И 5 первой группы. Выход 31 элементов И 5 первой группы соединен с первым входом 32 элементов ИЛИ 6 первой группы, выход 33 которой подключен к входу 34 схемы 7 сравнени . Выход 35 схемы 7 сравнени  подключен к входу 36 регистра 8 кода сравнени , выход 37 которого подключен к информационному входу 38 регистра 9 вывода и. управл ющему входу 39 второго мультиплексора 20. Выход 40 регистра 9 вывода  вл етс  выходом устрой ства. Выход 41 счетчика 10 адреса подключен к управл ющему входу 42 первого мультиплексора 1, первому адресному входу 43 первого блока 3 пам ти, первому адресному входу 44 третьего блока 11 пам ти, адресному входу 45 второго блока 18 пам ти и управл ющему входу 46 блока 21 синхронизации . Выход 47 третьего блока 11 пам ти подключен к информационному входу 48 третьего регистра 1 числа, выход 49 которого подключен к первому информационному входу 50 операционного блока 13 и информацио ному входу 51 буферного регистра 15 Выход 52 операционного блока 13 сое динен с первым входом 53 элементов ИЛИ 17 второй группы. Выход 54 элементов ИЛИ 17 второй группы подключен к первому входу 55 элементов И 16 третьей группы, выход 56 которой соединен с управл ющим входом 57 буферного регистра 15. Выход 58 буферного регистра 15 соединен со вторым информационным входом 59 операционного блока 13 и пер вым входом 60 элементов И 14 второй группы. Выход 61 элементов И 14 второй группы соединены со вторым входом- 62 элементов ИЖ 6 первой группы. Выход 63 второго блока 18 пам ти подключен к информационному входу 64 второго регистра 19 числа, выход 65 которого подключен к инфор мационному входу 66 второго мультиплексора 20. Выход 67 второго мульт плексора 20 соединен со вторым адре ным входом 68 третьего блока 11 пам ти. Первьй и второй выходы 69 и 70 блока 21 синхронизации подключены соответственно к установочному и счетному входам 71 и 72 счетчика 10 адреса. Третий выход 73 блока 21 синхронизации соединен с упра л ющим входом 74 первого блока 3 пам ти, управл ющим входом 75 перво го регистра 4 числа, управл ющим вх дом 76 второго блока 18 пам ти и управл ющим входом 77 второго регис ра 19 числа. Четвертый выход 78 бло ка 21 синхронизации подключен к упр л ющему входу 79 третьего блока 11 пам ти, управл ющему входу 80 треть го регистра 12 числа, второму вхолу 81 элементов И 5 первой группы. П тый выход 82 блока 21 синхронизац соединен с управл ющим входом 83 оп рационного блока 13. Шестой выход 84 блока 21 синхронизации соединен со вторьм входом 85 элементов И 14 второй группы. Седьмой выход 86 блока 21 синхронизации подключен ко второму входу 87 элементов И 16 третьей группы . Восьмой выход 88 блока 21 синхронизации соединен с управл ющим входом 89 регистра 9 вывода. Дев тый выход 90 блока 21 синхронизации подключен ко второму входу 91 злементов ИЛИ 17 второй группы. Вход 92 блока 21 синхронизации  вл етс  тактовым . Блок 21 синхронизации (фиг. 2) содержит счетчик 93, семь элементов НЕ 94, 95, 96, 97, 100, 101, 104, двадцать один элемент И 98, 99, 102, 103, 107-123 и п ть элементов ИЛИ 105, 106, 124, 125, 126. Первый, второй и четвертый информационные входы счетчика 93 соединены с шиной нулевого потенциала, а третий информационный вход соединен с шиной единичного потенциала. Первый, второй, третий и четвертый выходы счетчика 93 подключены соответственно к входам первого 94, второго 95, третьего 96, четвертого 97 элементов НЕ. Первый, второй, третий .и четвертый входы и выход первого 98 элемента И соединены соответственно с выходами первого 94, второго 95, третьего 96 элементов НЕ, четвертым выходом счетчика 93 и входом п того 100 элемента НЕ. Первый, второй, третий и четвертый входы и выход второго 99 элемента И подключены соответственно к выходу первого 94 элемента НЕ, второму выходу счетчика 93, третьему выходу счетчи-. ка 93, выходу четвертого 97 элемента НЕ и входу шестого 101 элемента НЕ. Входы и выход первого 105 элемента ИЛИ соединены соответственно с управл ющим входом 46 блока синхронизации и входом седьмого 104 элемента НЕ. Первый и второй входы и выход третьего 102 элемента И подключены соответственно к входам второго 99 элемента И и седьмого 104 элемента НЕ и первому входу второго 106 элемента ИЛИ, второй вход которого соединен с выходом шестого 101 элемента НЕ. Первый, второй и третий входы и выход четвертого 103 элемента И подключены соответственно к выходу второго 99 элемента И, тактовому 92 входу блока, выходу первого 105 элемента ИЛИ и синхровходу счетчи13 . 1 ка 93. Первый и второй входы н выход п того 107 элемента И соединены соответственно с тактовым 92 входом блока, выходом первого 98 элемента И и входом сброса счетчика 93. Первый,, второй и третий входы и выход шестого 108 элемента И подключены соответственно к тактовому 92 вхо ду блока, выходу п того 100 элемента НЕ, выходу второго 106 элемента ИЛИ и счетному входу счетчика 93. Первый и второй входы седьмого 109 элемента И соединены с выходами третьего 96 и четвертого 97 элементов Н Первый и второй входы восьмого 110 элемента И подключены к выходу четвертого 97 элемента НЕ и третьему выходу счетчика 93. Первый и второй входы дев того 111 элемента И соединены с четвертым выходом счетчика 93 и выходом третьего 96 элемента НЕ. Первый и второй входы дес того 112 элемента И подключены к первому и второму выходам счетчика 93. ПервьА и второй входы один1 д1датого 113 элемента И соединены с выходом второ го 95 элемента НЕ и первым выходом счетчика 93. Первый и второй входы двенадцатого 114 элемента И подключе ны к выходам первого 94 и второго 95 элементов НЕ. Первый и второй входы тринадцатого 115 элемента И соединены с выходом первого 94 элемента НЕ и вторым выходом счетчика 93. Первый и второй входы четырнадцатого 116 элемента И подключены к выходам седь МОго 109 и тринадцатого 115 элементов И. Первый и второй входы п тнадцатого 117 элемента И подключены к выходам седьмого 109 и одиннадцатого 113 элементов И. Первый и второ входы шестнадцатого 118 элемента И подключены к выходам восьмого 110 и двенадцатого 114 элементов И. Первый и второй входы семнадцатого 119 элемента И соединены с выходами вось мого 110 и одиннадцатого 113 элементов И. Первый и второй входы восемнадцатого 120 элемента И подключены к выходам седьмого 109 и дес того 11 элементов И. Первый и второй входы дев тнадцатого 121 элемента И соединены с выходами седьмого 109 и восьмого МО элементов И. Первый и второ входы двадцатого 122 элемента И подключены к выходам дев того 111 и двенадцатого 114 элементов И. Перйый и второй входы двадцать первого 123 элементу И соединены с выходами вось 541 мого 110 и тринадцатого 115 элементов И. Выход шестнадцатого 118 элемента И подключен к первому 69 выходу блока и первому входу третьего 124 элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом п тнадцатого 117 элемента И и третьим 73 выходом блока. Выход п тнадцатого 117 элемента И подключен ко второму 70 выходу блока. Первый и второй входы и выход четвертого 125 элемента ИЛИ соединены соответственно с выходами четырнадцатого 116 и семнадцатого 119 элементов И и четвертым 78 выходом блока. Выходы двад-, цать первого 123 элемента И, дев тнадцатого 121 элемента И, п того 126 элемента ИЛИ, двадцатого 122 элемента И и восемнадцатого 120 элемента И подключены соответственно к п тому 82, шестому 84, седьмому 86, восьмому 88 и дев тому 90 выходам блока. Первый и второй входы п того 126 элемента ИЛИ соединены с выходами восемнадцатого 120 и двадцать первого 123 элементов И. Операционный блок 13 (фиг, 3) содержит четыре операционных группы элементов И, ИЛИ и НЕ, кажда -из которых включает один элемент НЕ 127 130 , два элемента И 132, 134, 136, 138, 139, 141, 143, 145 и два элемента ИЛИ 131, 133, 135, 137, 140, 142, 144, 146. При этом входы элементов НЕ 127 -.130 соединены со вторым информационным 59 входом блока. Первые и вторые входы первых элементов И 132, 134, 136, 138 и первьпс элементов ИЛИ 131, 133, 135, 137 подключены соответственно к первому информационному 50 входу блока и выходам элементов НЕ 127-130 своей группы . Выходы первых элементов ИЛИ 131 133, 135, 137 и первых элементов И 132, 134, 136, 138 соединены с первыми входами соответственно вторых элементов И 139, 141, 143, 145 и вторых элементов ИЛИ 140, 142, 144, 146 своей группы. Выход вторых элементов И 139, 141, 143, 143 подключен ко вторым входам вторых элементов ИЛИ 140, 142, 144, 146 своей группы. Вторые входы вторых элементов И первой и третьей групп 139, 143 соединены с управл ющим входом блока. Вторые входы вторых элементов И второй и четвертой группы 141, 145 подключены к выходам вторых элементов ИЛИ 140, 144 соответственно перВОЙ If третьей группы. Выходы вторых Элементов ИЛИ 142, 146 второй и четвертой групп соединены с выходом 52 блока. Логический процессор работает следующим образом. Третий 11 блок пам ти имеет страничную организацию. Странична  организаци  третьего 11 блока пам ти, где в каждой странице хран тс  решени  системы по одной лингвистической переменной, а в каждой зоне - множество этих решений, адрес страницы определ етс  значением счетчика 10 адреса, а адрес  чейки в соответствзпощей странице определ етс  значением второго 19 регистра числа, позвол ет осуществить преобразование решени  системы из лингвистической фогмы в числовую. Дл  страничной организации первого 3 и третьего 11 блоков пам ти один набор адресных входов блоков пам ти условно разбит на два: старшие разр дЫ адреса (первый адресный вход) определ ет номер страницы, а второй адресный вход (младшие разр ды адреса ) определ ют  чейку в странице. Управл ющий вход  вл етс  входом Чтение. Во втором 18 блоке пам ти хран тс  значени  входных параметров из множества параметров, характеризующих состо ние объекта, при которых функци  принадлежности лингвистических переменных к терм-значени м макси- 5 мальна. В первом такте по сигналу с выхода 69 блока 21 синхронизации счетчик 10 адреса устанавливаетс  в N. Таблица истинности счетчика 10 адреса.The logical processor contains the first multiplexer, the address register, the address counter, two memory blocks.  two number registers, a comparison circuit, an operation unit and a synchronization unit, a control input, a clock input of the first and second outputs of which are connected respectively to the output of the address counter, a processor clock input, a setup input and the counting input of the address counter, the third output of the synchronization block is connected to The inputs of the first and second memory blocks and the first and second number registers, the output of the address counter is connected to the control input of the first multiplexer and the first address inputs of the first and second blocks am ti, koto ryh outputs connected to the data inputs of the first and second number of registers, data input and output of the first multiplexer respectively are joined by an information input of the processor and the input of the address register, whose output is connected to the second input of the address memory L 2 of the first block.  The disadvantage of this device is low speed, since a sequential comparison of the current value of the parameter with the reference values stored in the memory block is performed.  The aim of the invention is to increase the speed by parallel comparison of the current value of the parameter with the reference ones.  This goal is achieved by the fact that the logical processor containing the first multiplexer, the address register, the address counter, two memory blocks, two number registers. , a comparison circuit, an operation unit and a synchronization unit, a control input, a clock input, the first and second outputs of which are connected respectively to the output of the address counter, a processor clock input, a setup input and the counting input of the address counter, the third output of the synchronization block connected to the control inputs the first and second memory blocks and the first and second number registers, the output of the address counter is connected to the control input of the first multiplexer and the first address inputs of the first and second memory blocks, the outputs of which are They are connected to the information inputs of the first and second number registers, respectively, the information input and the output of the first multiplexer are connected respectively to the information input of the processor and the input of the address register whose output is connected to the second address input of the first memory block, the second multiplexer, the third memory block are entered , the third number register, the buffer register, the comparison code register, the output register, three groups of AND elements and two groups of OR elements, with the first and second inputs and outputs of AND elements The first group is connected respectively to the output of the first register of the number, the fourth output of the synchronization unit and the first inputs of the OR elements of the first group, the second inputs and outputs of which are connected respectively to the outputs of the AND elements of the second group and the input of the comparison circuit, the first and second address inputs, the control input and the output of the third memory block is connected respectively to the output of the address counter, the output of the second multiplexer, the fourth output of the synchronization block and the information input of the third number register controlling the one and the output of which are connected respectively to the fourth output of the synchronization unit and the first information input of the operation unit, the second information input, the control input and the output of the operation unit are connected respectively to the output of the buffer register, the fifth output of the synchronization unit and the first inputs of the OR elements of the second group, the first and the second inputs of elements AND of the second group are connected respectively to the output of the buffer register and the sixth output of the synchronization unit j information and control inputs of the buffer the register are connected respectively to the output of the third number register and the outputs of elements AND of the third group, the first and second inputs of which are connected respectively to the outputs of the OR elements of the second group and the seventh output of the synchronization unit, the eighth and ninth codes of which are connected respectively to the control output of the output register and the second the inputs of the OR elements of the second group, the information and control inputs of the second multiplexer are connected respectively to the output of the second number register and the output of the comparison code register, the input of which is connected to the output of the comparison circuit, and the information input and output of the output register are connected respectively to the output of the register of the comparison code and the output of the processor.  The synchronization block contains a counter, seven elements NOT, twenty-one elements AND and five elements OR at the same time, the second and fourth information inputs of the counter are connected to the zero potential bus, and the third information input of the counter - with the potential potential bus, first, second, third and the fourth outputs of the counter are connected to the inputs of the first, second, third and fourth elements, respectively, the first, second, third and fourth inputs and output of the first element And are connected respectively to the outputs of the first, second and third its elements are NOT, even the counter output of the counter and the input of the fifth element are NOT, the first, second, third and fourth inputs and output of the second element AND are connected respectively to the output of the first element NOT, the second output of the counter, the third output of the counter, the output of the fourth element NOT and the input of the sixth element NOT, the inputs and output of the first element OR are connected respectively to the control input of the block and the input of the seventh element NOT, the first and second inputs and the output of the third element AND are connected respectively to the outputs of the second element And the seventh about the element NOT and the first input of the second element OR, the second input of which is connected to the output of the sixth element NOT, the first, second and third inputs and output of the fourth element AND are connected respectively to the output of the second element AND, the clock input of the block, the output of the first element OR and the synchronous input the counter, the first and second inputs and the output of the fifth element And are connected respectively with the clock input of the block, the output of the first element And and the reset input of the counter, the first, second and third inputs and output. the sixth element AND is connected respectively to the clock input of the block, the output of the fifth element NOT, the output of the second element OR and the counting input of the counter, the first and second inputs of the seventh element AND are connected to the outputs of the third and fourth elements NOT, the first and second inputs of the eighth element AND connected to the output of the fourth element NOT and the third output of the counter, the first and second inputs of the ninth element AND are connected to the fourth output of the counter and the RETURN of the third element NOT, the first and second inputs of the tenth element AND are connected to the first and the second counter outputs, the first and second inputs of the eleventh element I are connected to the output of the second element NOT and the first output of the counter, the first and second inputs of the twelfth element I are connected to the outputs of the first and second elements NOT, the first and second inputs of the thirteenth element And are connected to the output of the first element NOT and the second output of the counter, the first and second inputs of the fourteenth element And are connected to the outputs of the seventh and thirteenth elements And, the first and second inputs of the fifteenth element And are connected to the outputs of the seventh the eleventh And elements, the first and second inputs of the sixteenth element And connected to the outputs of the eighth and twelfth element And, the first and second inputs of the seventeenth element And connected to the outputs of the eighth and eleventh elements And, the first and second inputs of the eighteenth element And connected to the outputs of the seventh and tenth elements And, the first and second inputs of the nineteenth element And connected to the outputs of the seventh and eighth elements And the first and second inputs of the twentieth element And connected to the outputs of the ninth and twelfth elements Comrades And, the first and second inputs of the twenty-first element And connected to the outputs of the eighth and thirteenth elements And the output of the sixteenth element And connected to the first output of the block and the first input of the third element OR, the second input and output of which are connected respectively to the output of the fifteenth element And the third input of the block, the output of the fifteenth element AND is connected to the second output of the block, the first and second inputs and the output of the fourth element OR are connected respectively to the outputs of the fourteenth and seventeenth elements AND and the fourth the output of the block, the outputs of the twenty-first element AND, the nineteenth element of the AND, the fifth element OR, the twentieth element AND and the eighteenth element And are connected respectively to the fifth, sixth, seventh, eighth and ninth outputs of the block, and the first and second inputs of the fifth of the OR element are connected with the exit of the eighteenth and twenty first elements I.  The operational block contains four operational groups of elements AND, OR, and NOT, each of which includes one element NOT, two elements AND and two elements HJirf, while the inputs of the elements NOT of each group are connected to the second information input of the block, the first and second. the inputs of the first element AND and the first element OR of each group are connected respectively to the first information input of the block and the output of the element NOT the same group, the outputs of the first element OR and the first element AND of each group are connected to the first inputs of the second element AND and the second element OR of the same group, the output of the second element And each group is connected to the second input of the second element IL of the same group, the second inputs of the second elements And the first group are connected to the control input of the unit the second inputs of the second elements And the second and fourth groups are connected to the outputs of the second OR elements of the first and third groups, respectively, and the outputs of the second OR elements of the second and fourth groups are connected to the output of the unit.  In systems whose integral part is a person, the evaluating information and the decision-making logic control algorithm is specified in a linguistic form.  For example, if the object's parameters enter the system input: temperature and humidity (20 ° C, 80%), then the thermal values of the lingual variables temperature and humidity are formed at the input: low, normal, high, and very high.  The logical algorithm in the linguistic form is defined in this case as follows: IF THE TEMPERATURE IS HIGH, THEN THE CLAUDE IS LOW: to. . . THAT IS A PRESSURE NORMAL.  The linguistic condition (ECL TEMPERATURE HIGH, IF Humidity is low) is interpreted in the prototype by a sequence of elementary (binary) logical conditions that are implemented (tested) sequentially.  The use of newly introduced elements, blocks and links between them in combination with the page organization of the first memory block.  4 in which each page stores the values of one linguistic 1st variable, and in each zone the term value (the page address is determined by the contents of the address counter, and the cell address of the corresponding page is determined by the address register value) allows parallel comparison of elementary logical conditions , specifying the condition in a linguistic form, which increases the speed.  Fig, 1 shows the functional diagram of the proposed processor; in fig.  2 and FIG. 3 are examples of the execution of the synchronization unit and the operation unit, respectively; in fig.  4 and FIG.  5 shows the transition graphs of the synchronization block counter and the time diagram of the logical processor, respectively.  The device contains the first multiplexer 1, the address register 2, the first memory block 3, the first register 4 numbers, the AND elements of the first group, the OR elements of the first Group, the comparison circuit 7, the comparison code register 8, the output register 9, the address counter 10, the third memory block 11, the third register 12. numbers, operational unit 13, elements AND 14 of the second group, buffer register 15, elements 16 of the third group, elements OR 17 of the second group, second memory block 18, second register 19 numbers, second multiplexer 20, synchronization unit 21, information input 22 of the first multiplexer 1, the output 23 of the first multiplexer 1, the input 24 of the register 2 addresses, the output 25 of the register 2 addresses, the second address input 26 of the first memory block 3, the output 27 of the first memory block 3, information input 28 of the first register 4 numbers, output 29 of the first register 4 numbers, the first input 30 elements and 5 first th group, output 31 elements AND 5 of the first group, first input 32 elements OR 6 of the first group, output 33 elements OR 6 of the first group, input 34 of the comparison circuit 7, output 35 of the comparison circuit 7, input 36 of the reference code registers 8, output 37 of the register 8 comparison code, information input 38 of output register 9, control input 39 of the second multiplexer 20, output 40 of output register 9, being the processor output output 41 of address counter 10, control input 42 of the first multiplex 1, first address input 43 of the first block 3 memory, the first address input 44 of the third block 11 memory, the address input 45 of the second memory block 18, the control input 46 of the synchronization unit 21, the output 47 of the third memory block 11, the information input 48 of the third register 12 number, the output 49 of the third register 12 number, the first information input 50 of the operation unit 13 , information input 51 of buffer register 15, output 52 of operational unit 13, first input 53 elements OR 17 of the second group, output 54 elements OR 17 of the second group, first input 55 elements AND 16 of the third group, output 56 elements AND 16 of the third group, control 57 input buffer register 15 output 58 15, the second information input 59 of the operational unit 13, the first input 60 elements AND 14 of the second group, the output 61 elements AND 14 of the second group, the second input 62 elements SHSh 6 of the first group, the output 63 of the second memory block 18 information input 64 of the second register 19 numbers, output 65 of the second register 19 numbers, information input 66 of the second multiplexer 20, output 67 of the second multiplexer 20, second address input 68 of the third memory block 11, first output 69 of the synchronization block 21, second output 70 of the synchronization block 21, setting input 71 counter 10 addresses, counting input 72 of address counter 10, third output 73 of synchronization unit 21, control input 74 of first memory block 3, control input 75 of the first register 4 numbers, control input 7 of the second memory block 18, control input 77 of the second register number 19, the fourth output 78 of the synchronization unit 2t, the control input 79 of the third memory block 11, the control input 80 of the third register 12 number, the second input 81 of the AND 5 elements of the first group, the fifth output 82 of the synchronization unit 21 the control input 83 operating unit 13, the sixth output 84 of the block 21 synchronization, the second input 85 elements AND 14 of the second group, seventh output 86 of synchronization unit 21, second input 87 elements AND 16 of third group, eighth output 88 of synchronization unit 21, control input 89 of output register 9, ninth output 90 of synchronization unit 21, second 54.  10 input 91 elements OR 17 of the second group, clock input 92 of synchronization unit 21, counter 93 of synchronization unit 21, elements NOT 94 - 97 of synchronization unit 21, elements AND 98, 99 of synchronization unit 21, elements NOT 100, 101 of synchronization unit 21, elements And 102, 103 of the synchronization unit 21, the NOT element 104 of the synchronization unit 21, the elements OR 105, 106 of the synchronization unit 21, the elements AND 107-123 of the synchronization unit 21, the elements OR 124-126 of the synchronization unit 21, the elements NOT 127-130. operation unit 13, elements AND 132, i 134, 136 operation unit 13, elements OR 131, 133, 135, 137 elements AND 138, 139 of the operation unit 13, element OR140, element AND 141, element OR 142, element AND 143, element ШШ 144, ele146 operation AND 145, an element of the OR 13 block.  1) The logic processor holds the first multiplexer 1, the address register 2, the first memory block 3, the first register 4 numbers, the AND elements of the first group, the SH 6 elements of the first group, the comparison circuit 7, the comparison code register 8, the output register 9, the counter 10 addresses, the third memory block 1t, the third register of the 12th number, the operation block 13, the AND 14 elements of the second group, the buffer register 15, the AND 16 elements of the third group, the OR 17 elements of the second group, the second memory block 18, the second 19 number register , the second multiplexer 20, block 21 synchronization.  The information input of the device is the input 22 of the first multiplexer 1, the output 23 of which is connected to the input 24 of the address register 2.  The output 25 of the address 2 register 2 is connected to the second address input 26 of the first memory block 3.  The output 27 of the memory block 3 is connected to the information input 28 of the register 4, the output of which is connected to the first input of the 30 elements And 5 of the first group.  The output 31 of the elements of the AND 5 of the first group is connected to the first input of the 32 elements of the OR 6 of the first group, the output 33 of which is connected to the input 34 of the comparison circuit 7.  The output 35 of the comparison circuit 7 is connected to the input 36 of the register 8 of the comparison code, the output 37 of which is connected to the information input 38 of the output register 9 and.  control input 39 of the second multiplexer 20.  The output 40 of the output register 9 is the output of the device.  The output 41 of the address counter 10 is connected to the control input 42 of the first multiplexer 1, the first address input 43 of the first memory block 3, the first address input 44 of the third memory block 11, the address input 45 of the second memory block 18 and the control input 46 of the block 21 sync.  The output 47 of the third memory block 11 is connected to the information input 48 of the third register 1 number, the output 49 of which is connected to the first information input 50 of the operation unit 13 and the information input 51 of the buffer register 15 The output 52 of the operation unit 13 is connected to the first input 53 of the OR elements 17 of the second group.  The output 54 of the elements OR 17 of the second group is connected to the first input 55 of the elements AND 16 of the third group, the output 56 of which is connected to the control input 57 of the buffer register 15.  The output 58 of the buffer register 15 is connected to the second information input 59 of the operation unit 13 and the first input 60 of the elements And 14 of the second group.  The output of 61 elements And 14 of the second group is connected to the second input - 62 elements of IL 6 of the first group.  The output 63 of the second memory block 18 is connected to the information input 64 of the second register 19, the output 65 of which is connected to the information input 66 of the second multiplexer 20.  The output 67 of the second multiplex of the plexer 20 is connected to the second address input 68 of the third memory block 11.  The first and second outputs 69 and 70 of the synchronization unit 21 are connected respectively to the installation and counting inputs 71 and 72 of the address counter 10.  The third output 73 of the synchronization unit 21 is connected to the control input 74 of the first memory block 3, the control input 75 of the first register 4 numbers, the control input 76 of the second memory block 18 and the control input 77 of the second register 19 numbers.  The fourth output 78 of the synchronization unit 21 is connected to the control input 79 of the third memory block 11, to the control input 80 of the third register of the 12th number, to the second panel 81 And 5 elements of the first group.  The fifth output 82 of the synchronization unit 21 is connected to the control input 83 of the operating unit 13.  The sixth output 84 of the synchronization unit 21 is connected to the second input 85 of the elements And 14 of the second group.  The seventh output 86 of the synchronization unit 21 is connected to the second input of 87 elements AND 16 of the third group.  The eighth output 88 of the synchronization unit 21 is connected to the control input 89 of the output register 9.  The ninth output 90 of the synchronization unit 21 is connected to the second input 91 of the elements OR 17 of the second group.  The input 92 of the synchronization unit 21 is a clock.  Synchronization unit 21 (FIG.  2) contains a counter 93, seven elements HE 94, 95, 96, 97, 100, 101, 104, twenty-one elements AND 98, 99, 102, 103, 107-123 and five elements OR 105, 106, 124, 125 , 126.  The first, second and fourth information inputs of the counter 93 are connected to the zero potential bus, and the third information input is connected to the single potential bus.  The first, second, third and fourth outputs of the counter 93 are connected respectively to the inputs of the first 94, second 95, third 96, fourth 97 NO elements.  First second Third . and the fourth inputs and the output of the first 98 element And are connected respectively to the outputs of the first 94, second 95, third 96 NO elements, fourth output of the counter 93 and the input of the fifth 100 NO element.  The first, second, third and fourth inputs and output of the second 99 element AND are connected respectively to the output of the first 94 element NOT, the second output of the counter 93, the third output of the counter-.  93, the output of the fourth element 97 is NOT and the input of the sixth 101 element is NOT.  The inputs and output of the first 105 element OR are connected respectively to the control input 46 of the synchronization unit and the input of the seventh 104 element NOT.  The first and second inputs and the output of the third 102 element And are connected respectively to the inputs of the second 99 element And the seventh 104 element NOT and the first input of the second 106 element OR, the second input of which is connected to the output of the sixth 101 element NOT.  The first, second and third inputs and output of the fourth 103 AND element are connected respectively to the output of the second 99 AND element, the clock 92 input of the block, the output of the first 105 OR element, and the synchronous input counter13.  1 ka 93.  The first and second inputs and output of the p 107 element I are connected respectively to the clock 92 block input, the output of the first 98 element I, and the reset input of the counter 93.  The first, second and third inputs and output of the sixth AND 108 element are connected respectively to the clock 92 input of the unit, the output of the fifth 100 NOT element, the output of the second 106 OR element, and the counting input of the counter 93.  The first and second inputs of the seventh 109 element I are connected to the outputs of the third 96 and fourth 97 elements H. The first and second inputs of the eighth 110 element I are connected to the output of the fourth 97 element NOT and the third output of counter 93.  The first and second inputs of the ninth 111 of the element I are connected to the fourth output of the counter 93 and the output of the third 96 element NO.  The first and second inputs of the ten of that element 112 are connected to the first and second outputs of counter 93.  The first and the second inputs are one 1 day 1 of the 113 element And are connected to the output of the second 95 element HE and the first output of the counter 93.  The first and second inputs of the twelfth 114 elements AND are connected to the outputs of the first 94 and second 95 elements NOT.  The first and second inputs of the thirteenth 115 element And are connected to the output of the first 94 element NOT and the second output of the counter 93.  The first and second inputs of the fourteenth 116 elements And are connected to the outputs of the seventh MOGO 109 and the thirteenth 115 elements I.  The first and second inputs of the eleventh 117 elements And connected to the outputs of the seventh 109 and eleventh 113 elements I.  The first and second inputs of the sixteenth 118 elements And connected to the outputs of the eighth 110 and twelfth 114 elements I.  The first and second inputs of the seventeenth 119 element I are connected to the outputs of the eighth 110 and eleventh 113 elements I.  The first and second inputs of the eighteenth 120 elements And connected to the outputs of the seventh 109 and the tenth of the 11 elements I.  The first and second entrances of the maidens of the eleventh 121 elements And are connected to the outputs of the seventh 109 and eighth MO of the elements I.  The first and second entrances of the twentieth 122 elements And are connected to the outputs of the ninth 111 and twelfth 114 elements I.  The first and second entrances of the twenty-first 123 to the element I are connected to the outputs of the eight 541 units 110 and the thirteenth 115 elements I.  The output of the sixteenth 118 element AND is connected to the first 69 output of the block and the first input of the third 124 element OR, the second input and output of which are connected respectively to the output of the fifteenth 117 And element and the third 73 output of the block.  The output of the fifteenth 117 element And is connected to the second 70 output of the block.  The first and second inputs and the output of the fourth 125 OR elements are connected respectively to the outputs of the fourteenth 116 and seventeenth 119 AND elements and the fourth 78 output of the block.  The outputs of the twentieth first 123 elements AND, the nineteenth 121 elements AND, the 126 elements OR, the twentieth 122 elements AND and the eighteenth 120 elements AND are connected respectively to the fifth 82, sixth 84, seventh 86, eighth 88 and ninety 90 block outputs.  The first and second inputs of that 126 element OR are connected to the outputs of the eighteenth 120 and twenty-first 123 elements I.  Operational unit 13 (FIG. 3) contains four operational groups of elements AND, OR and NOT, each of which includes one element NOT 127 130, two elements AND 132, 134, 136, 138, 139, 141, 143, 145 and two the element OR 131, 133, 135, 137, 140, 142, 144, 146.  The inputs of the elements are NOT 127 -. 130 is connected to the second informational 59 input block.  The first and second inputs of the first elements And 132, 134, 136, 138 and the first elements OR 131, 133, 135, 137 are connected respectively to the first informational 50 input of the block and the outputs of the elements HE 127-130 of their group.  The outputs of the first elements OR 131 133, 135, 137 and the first elements AND 132, 134, 136, 138 are connected to the first inputs of the second elements AND 139, 141, 143, 145, respectively, and the second elements OR 140, 142, 144, 146 of their group.  The output of the second elements And 139, 141, 143, 143 is connected to the second inputs of the second elements OR 140, 142, 144, 146 of its group.  The second inputs of the second elements of the first and third groups 139, 143 are connected to the control input of the unit.  The second inputs of the second elements And the second and fourth groups 141, 145 are connected to the outputs of the second elements OR 140, 144, respectively, the first If If of the third group.  The outputs of the second Elements OR 142, 146 of the second and fourth groups are connected to the output of block 52.  The logical processor works as follows.  The third 11 block of memory has a page organization.  The paging organization of the third 11 memory block, where each page stores the system solutions for one linguistic variable, and in each zone the set of these solutions, the page address is determined by the value of the address counter 10, and the cell address in the corresponding page is determined by the value of the second 19 the number register allows the conversion of the system solution from a linguistic phogm to a number one.  For the paging organization of the first 3 and third 11 memory blocks, one set of address inputs of the memory blocks is conventionally divided into two: the upper bits of the address (first address input) determine the page number, and the second address input (lower address bits) define the cell in the page.  The control input is the read input.  The second 18 block of memory stores the values of the input parameters from the set of parameters characterizing the state of the object, at which the function of belonging of linguistic variables to the term values is maximal.  In the first clock cycle, according to the signal from the output 69 of the synchronization unit 21, the counter 10 of the address is set to N.  The truth table of the counter 10 address.

NN

О 1 1 1About 1 1 1

N N N NN N N N

1one

N-1 N-1

О О О N-2 N-3 110845А ад пам ёло на и в пр чер пл О 0 0 0 1 1 1 1 X ра ет реABOUT ABOUT N-2 N-3 110845A hell of a memory and in the middle of a row O 0 0 0 1 1 1 1

Х(хранение предыдущего состо ни )X (storage of the previous state)

Х (запись нового состо ни ) Продолжение таблицы I 2 г 1 4 1 Г о 1 Выходное значение 41 счетчика 10 еса поступает на вход 43 блока 3  ти, выбира  страницу, на вход 45 ка 18 пам ти, выбира   чейку, вход 46 блока 21 синхронизации ход 42 первого мультиплексора 1, пуска  значенй. N-ro параметра ез первый мультиплексор 1. Таблица истинности первого мультиксора 1. ООУ1ХХХХХХХУ1 01 X У2 X X X X X X У2 10ХХУЗХХХХХУЗ 11ХХХУ4ХХХХУ4 00ХХХХУ5ХХХУ5 01ХХХХХУ6ХХУ6 10ХХХХХХУ7ХУ7 11ХХХХХХХУ8У8 безразличное состо ние С выхода 23 первого мультиплексо1 значение N-ro параметра поступана вход 24 регистра 2 адреса. Таблица истинности регистра 2 ада . Эта таблица истинности относитс  так же к регистрам 4, 19, 12 числа, регистру 8 кода сравнени , регистру 9 вывода и буферному регистру 15. Дл  регистра 2 адреса и регистра 8 кода сравнени  управл ющий вход жест ко соединен с сигналом. Лог. 1. С выхода 25 регистра 2 адреса информации поступает на вход 26 блока пам ти 3. В этом же также по сигналу с выхо да 73 блока 21 синхронизации, поступающему на вход 74 блока 3 пам ти, вход 76 блока 18 пам т, вход 75 регистра 4 числа и вход 77 регистра 19 числа происходит чтение информации и блоков 3 и 18 пам ти соответственно на регистры 4 и 19, входы 28, 64. На регистре 4 числа - функции принадлеж ности значени  входного параметра дл термов N-ой лингвистической переменной , а на регистре 19 числа - значени  входной переменной дл  всех термов , при которых функци  принадлежности максимальна. , Во втором .такте по сигналу с выхода 78 блока 21 синхронизации, поступающему на вход 81 элементов И 5 первой группы, на вход 79 блока 11 ПШ4ЯТИ и вход 80 регистра 12 числа происходит следующее. Информаци  с выхода 31 элементов И 5 первой группы поступает на вход 32 элементов ИЛИ 6 первой группы, с выхода 33 элементов ШШ 6 первой группы на вход 34 схемы 7 сравнени . Схема 7 сравнени  вьшвл ет максимальное значение функций принадлежности дл  все термов. Выход 35 схемы 7 сравнени  имеет разр дность равную числу термов . Логическа  единица по вл етс  на том разр дном выходе, где функци  принадлежности максимальна. Через вход 36 эта единица записываетс  в регистр 8 кода сравнени . Выход 37 регистра 8 кода сравнени  подключаетс  ко входу 39 второго мультиплексора 20 и тем самым пропус кает адрес на вход б8 блока 11 пам ти . С выхода 47 блока 11 пам ти происходит считывание через вход 48 на регистр 12 числа решений дл  известных значений лингвистической перемен ной и терма, к которому ее отнесли. В третьем такте по сигналам с выхода 90 блока 21 синхронизации, поступакиццм соответственно на вход 9 элементов ИЛИ 17 второй группы и на вход 87 элементов И третьей группы 1 4 и по образовавшемус  разрешающему сигналу на входе 57 буферного регистра 15, информаци  с выхода 49 регистра 12 числа записьгеаетс  в буферный регистр 15 через вход 51. В четвертом такте по сигналу с выхода 70 блока 21 синхронизации на вход 72 счетчика 10 поступает сигнал вычета единицы, т.е. осуществл етс  переход к следующему параметру системы и, соответственно, к следующей странице блоков 3 и 11 пам ти. По сигналу с выхода 73 блока синхронизации происходит выборка функций принадлежности из блока 3 пам ти и зна- , чени  параметра, при котором функци  принадлежности максимальна, иэ блока 18 пам ти аналогично первому такту . П тый такт аналогичен второму, но производитс  на следующем входном параметре. В шестом такте происходит сравнение значений решений системы в лингвистической форме дл  входного параметра , хран щегос  в буферном регистре 15 и считанного в регистр числа. По сигналу с выхода 82 блока 21 синхронизации , поступающего на вход 83 операционного блока 13 информаци  с выхода 49 регистра 12 числа и выхода 58 буферного регистра 15 поступает соответственно на входы 50, 59 операционного блока 13. На выходе 52 операционного блока 13 имеютс  минимальные решени  системы из сравниваемых. Минимальные решени  поступают на входы элементов ИЛИ 17 второй группы, а с ее выхода 54 записываютс  в буферный регистр 15 аналогично третьему такту. Содержимое счетчика 10 адреса во врем  работы устройства поступает на вход 46 блока 21 синхронизации, в шестом такте производитс  анализ его на нуль. При неравенстве счетчика 10 адреса нулю, управление передаетс  четвертому такту, т.е. происходит ввод и анализ значени  следующего параметра системы. Если счетчик 10 адреса равен нулю, т.е. анализ всех параметров системы произведен, то управление передаетс  седьмому такту. В седьмом такте производитс  выбор решени  дл  системы. По сигналу с выхода 84 блока 21 синхронизации , поступающему на вход 85 элементов И 14 второй группы с выхода 58 буферного регистра 15 минимальные решени  системы в лингвистической форме поступают на вход 60 элементов И 14 второй группы, а с ее выхо да 61 - на вход 62 элементов ИЛИ 6 первой группы, с вьпсода 33 элементов ИЛИ 6 первой группы - на вход 3 схемы сравнени  7; таким образом, в регистре кода сравнени  8 оказыва етс  записанной логическа  единица в том разр де, который соответствуе максимальному значению решени  сист мы из минимальных. В восьмом такте производитс  эАпись окончательного решени  в регистр 9 вывода. По сигналу с выхода 88 блока 21 синхронизации решени системы с выхода 37 регистра кода сравнени  поступает на регистр 9 вы да по входу 38. Таблица истинности блока 21 синх низации. Выходы блока 21 синхрон Состо ние зации счетчика 69J70 73| 78 82|84|86|88Г90 0000000000000 0001101000000 0010000100000 0011000000101 010001 1000000 0101000100000 0110000010100 0111000000100 10000000000 10 Описанный логический процессор может использоватьс  в системах управлени , дл  которых точна  мате матическа  модель функционировани  объекта управлени  не известна, например в системах прогнозировани  с учетом большого числа параметров, в системах управлени  технологическими процессами, в процессе биосинтеза антибиотиков, экспресс-диагностика и т.д. Реализаци  возможности прин ти  решени  в услови х неопределенности позвол ет облегчить труд человекаоператора данного класса систем, повысить их быстродействие, надежность и качество принимаемых решений, Врем , необходимое дл  обработки редлагаемых логическим процессоом N параметров, равно Тл,пр (5 + 3N)t, де N - число параметров, характеризующих состо ние объекта; t - период тактовых импульсов. Врем , необходимое дл  обработи N параметров прототипом, равно Т„р 2(m-1), где N - число параметров, характеризующих состо ние объекта; m - число элементов множества, представл кнцего терм-значение ; t - период тактовых импульсов. Если число входных параметров, арактеризующих объект , , 2 МКС, то МКС, ТА. МКС. Таким образом, предлагаемый логиеский процессор дает значительный ыигрьш в быстродействии по сравнеию с прототипом.X (recording of the new state) Continuation of the table I 2 g 1 4 1 Г о 1 The output value 41 of the counter 10 Еса is fed to the input 43 of the 3 unit, select the page, to the input 45 and 18 of the memory, select the cell, the input 46 of the unit 21 synchronization course 42 of the first multiplexer 1, start values. N-royo The truth table of register 2 hell. This truth table also applies to registers 4, 19, 12 numbers, register 8 of the comparison code, output register 9 and buffer register 15. For register 2 of the address and register 8 of the comparison code, the control input is hard-wired to the signal. Log 1. From the output 25 of the register 2, the address of the information is fed to the input 26 of the memory unit 3. In the same way, the signal from the output 73 and the synchronization unit 21 arrives at the input 74 of the memory unit 3, the input 76 of the memory unit 18, the input 75 register 4 numbers and input 77 register 19 numbers read information and blocks 3 and 18 of memory, respectively, on registers 4 and 19, inputs 28, 64. On register 4 numbers are functions of the value of the input parameter for the terms of the Nth linguistic variable, and on register 19, the numbers are the input variable values for all terms for which the function with Electrical acce maximum. In the second cycle, the signal from the output 78 of the synchronization unit 21, which is fed to the input 81 of the elements AND 5 of the first group, to the input 79 of the PSH 11YAT unit 11 and the input 80 of the register on the 12th, the following occurs. Information from the output of the 31 elements AND 5 of the first group is fed to the input of 32 elements OR 6 of the first group, from the output of 33 elements of the SH 6 of the first group to the input 34 of the comparison circuit 7. Scheme 7 comparison compares the maximum value of the membership functions for all terms. The output 35 of the comparison circuit 7 has a magnitude equal to the number of terms. A logical unit appears at the bit output where the membership function is maximal. Through input 36, this unit is recorded in register 8 of the comparison code. The output 37 of the register 8 of the comparison code is connected to the input 39 of the second multiplexer 20 and thereby skips the address to the input b8 of the memory block 11. From the output 47 of the memory block 11, the number of solutions is read through the input 48 to the register 12 for the known values of the linguistic variable and the term to which it is assigned. In the third cycle, the signals from the output 90 of the synchronization unit 21, act on the input of 9 elements OR 17 of the second group and on the input of 87 elements AND of the third group 1 4 and on the resulting enable signal at the input 57 of the buffer register 15, output information 49 of the register 12 Record numbers are entered into the buffer register 15 via input 51. In the fourth clock cycle, the output signal 70 of the synchronization unit 21 sends the input unit 72, i.e. A transition is made to the next system parameter and, accordingly, to the next page of memory blocks 3 and 11. The signal from the output 73 of the synchronization block selects the membership functions from the memory block 3 and the parameter value at which the membership function is maximum, and the memory block 18 is similar to the first clock cycle. The fifth cycle is similar to the second one, but is performed on the next input parameter. In the sixth cycle, the solution values of the system are compared in linguistic form for the input parameter, stored in the buffer register 15 and read into the register number. The signal from the output 82 of the synchronization unit 21, which enters the input 83 of the operation unit 13, the information from the output 49 of the register 12 and the output 58 of the buffer register 15 are fed respectively to the inputs 50, 59 of the operation unit 13. The output 52 of the operation unit 13 has the minimum system solutions from comparable. Minimum decisions are received at the inputs of the OR elements 17 of the second group, and from its output 54 are written to the buffer register 15 in the same way as the third cycle. The contents of the address counter 10 during the operation of the device are fed to the input 46 of the synchronization unit 21, in the sixth cycle it is analyzed for zero. If the address 10 counter is not equal to zero, control is transferred to the fourth clock cycle, i.e. The following system parameter is entered and analyzed. If the address counter 10 is zero, i.e. analysis of all system parameters is performed, then control is transferred to the seventh cycle. In the seventh cycle, a decision is made for the system. The signal from the output 84 of the synchronization unit 21 arriving at the input 85 of the elements AND 14 of the second group from the output 58 of the buffer register 15 minimum system solutions in linguistic form are fed to the input 60 of the elements AND 14 of the second group, and from its output 61 to the input 62 the elements of the OR 6 of the first group, from the outset of the 33 elements of the OR 6 of the first group - to the input 3 of the comparison circuit 7; Thus, in the comparison code register 8, the recorded logical unit in the bit that corresponds to the maximum solution value of the system of the minimum is found. In the eighth cycle, the final decision is written to the output register 9. The signal from the output 88 of the system decision synchronization unit 21 from the output 37 of the comparison code register enters the register 9 and the input 38. The truth table of the synchronization unit 21. Outputs of block 21 synchronization Status of the meter 69J70 73 | 78 82 | 84 | 86 | 88G90 0000000000000 0001101000000 0010000100000 0011000000101 010001 1000000 0101000100000 0110000010100 0111000000100 10000000000 10 described logical processor may be used in the control systems, for which the exact mathematical model of operation of the control object is not known, for example in systems prediction considering the large number of parameters, in process control systems, in the process of antibiotic biosynthesis, express diagnostics, etc. Realizing the possibility of making decisions in conditions of uncertainty makes it easier for the human operator of a given class of systems to improve their speed, reliability and quality of decisions made. The time required to process the N process parameters provided by the logic process is T, pr (5 + 3N) t, de N is the number of parameters characterizing the state of the object; t is the period of clock pulses. The time required to process the N parameters with the prototype is T р p 2 (m-1), where N is the number of parameters characterizing the state of the object; m is the number of elements of the set, represented by the term term; t is the period of clock pulses. If the number of input parameters that characterize the object,, 2 ISS, then the ISS, TA. ISS. Thus, the proposed logic processor gives a significant performance speed comparison with the prototype.

Claims (3)

1. ЛОГИЧЕСКИЙ ПРОЦЕССОР, содержащий первый мультиплексор, регистра адреса, счетчик адреса, два блока памяти, два регистра числа, схему сравнения, операционный блок и блок синхронизации, управляющий вход, тактовый вход, первый и второй выходы которого соединены соответственно с выходом счетчика адреса, тактовым входом процессора, установочным входом и счетным входом счетчика адреса, третий выход блока синхронизации подключен к управляющим входам ι первого и второго блоков памяти и первого и второго регистров числа, выход счетчика адреса соединен с управляющим входом первого мультиплексора и первыми адресными входами первого и второго блоков памяти, выходы которых подключены к информационным входам соответственно первого и второго регистров числа, информационный вход и выход первого мультиплексора соединены соответственно с информационным входом процессора и входом регистра адреса, выход которого подключен ко второму адресному входу первого блока памяти, о т личающийся тем, что, с целью повышения быстродействия, он содержит второй мультиплексор, третий блок памяти, третий регистр числа, буферный регистр, регистр кода сравнения, регистр вывода, три группы элементов И и две группы элементов ИЛИ, причем первые и вторые входы и выходы элементов И первой группы соединены соответственно с выходом первого регистра числа, четвертым выходом блока синхронизации и первыми входами элементов ИЛИ первой группы, вторые входы и выходы которых подключены соответственно к выходам элементов И второй группы и входу схемы сравнения, первый и второй адресные входы, управляющий вход и выход третьего блока памяти соединены соответственно с выходом счетчика адреса, выходом второго мультиплексора, четвертым выходом блока синхронизации и информационным входом третьего регистра числа, управляющий вход и выход которого подключены соответственно к четвертому выходу блока синхронизации и первому информационному входу операционного блока, второй информационный вход, управляющий вход и выход операционного блока соединены соответственно с выходом буферного регистра, пятым выходом блока синхронизации и первыми входами элементов ИЛИ второй группы, первые и вторые входы элементов И второй группы подключены соответственно к выходу буферного регистра и шестому выходу блока синхронизации, информационный и управляющий входы 1. LOGIC PROCESSOR, comprising a first multiplexer, an address register, an address counter, two memory blocks, two number registers, a comparison circuit, an operation unit and a synchronization unit, a control input, a clock input, the first and second outputs of which are connected respectively to the output of the address counter, clock processor input, installation input and counting input of the address counter, the third output of the synchronization unit is connected to the control inputs ι of the first and second memory blocks and the first and second number registers, the output of the address counter with is single with the control input of the first multiplexer and the first address inputs of the first and second memory blocks, the outputs of which are connected to the information inputs of the first and second number registers, the information input and output of the first multiplexer are connected respectively to the information input of the processor and the input of the address register, the output of which is connected to the second address input of the first memory block, characterized in that, in order to improve performance, it contains a second multiplexer, a third memory block, tr th register of numbers, buffer register, register of comparison code, register of output, three groups of AND elements and two groups of OR elements, with the first and second inputs and outputs of AND elements of the first group being connected respectively to the output of the first register of the number, the fourth output of the synchronization block and the first inputs OR elements of the first group, the second inputs and outputs of which are connected respectively to the outputs of the AND elements of the second group and the input of the comparison circuit, the first and second address inputs, the control input and output of the third memory block are connected to correspondingly, with the output of the address counter, the output of the second multiplexer, the fourth output of the synchronization unit and the information input of the third register of numbers, the control input and output of which are connected respectively to the fourth output of the synchronization unit and the first information input of the operation unit, the second information input, the control input and output of the operation unit connected respectively to the output of the buffer register, the fifth output of the synchronization unit and the first inputs of the elements OR of the second group, the first and second th inputs of the second group of AND gates respectively connected to the output of the buffer register and the output of the sixth synchronization block, information and control inputs SU«„ 1108454 буферного регистра соединены соответственно с выходом третьего регистра числа и выходами элементов И третьей группы, первые и вторые входы которых подключены соответственно к выходам элементов ИЛИ второй группы и седьмому выходу блока синхронизации, восьмой и девятый выходы которого соединены соответственно с управляющим входом регистра вывода и вторыми входами элементов ИЛИ второй группы, информационный и управляющий входы второго мультиплекстора подключены соответственно к выходу второго регистра числа и выходу регистра кода сравнения, вход которого соединен с выходом схемы сравнения, а информационный вход и выход регистра вывода подключены соответственно к выходу регистра кода сравнения и выходу процессора.SU "„ 1108454 of the buffer register are connected respectively to the output of the third register of the number and the outputs of the AND elements of the third group, the first and second inputs of which are connected respectively to the outputs of the OR elements of the second group and the seventh output of the synchronization unit, the eighth and ninth outputs of which are connected respectively to the control input of the register the output and the second inputs of the OR elements of the second group, the information and control inputs of the second multiplexer are connected respectively to the output of the second register of the number and the output of the register comparison code, the input of which is connected to the output of the comparison circuit, and the information input and output of the output register are connected respectively to the output of the comparison code register and the processor output. 2. Процессор по π. 1, отличающийся тем, что блок синхронизации содержит счетчик, семь элементов НЕ, двадцать один элемент И и пять элементов ИЛИ, при этом первый, второй и четвертый информационные входы счетчика соединены с шиной нулевого потенциала, а третий информационный вход счетчика - с шиной единичного потенциала, первый, второй, третий и четвертый выходы счетчика подключены ко входам соответственно первого, второго, третьего и четвертого элементов НЕ, первый, второй, третий и четвертый входы и выход первого элемента И соединены соответственно с выходами первого, второго и третьего элементов НЕ, четвертым выходом счетчика и входом пятого элемента НЕ, первый, второй, третий и четвертый входы и выход второго элемента И подключены соответственно к выходу первого элемента НЕ, второму выходу счетчика, третьему выходу ' счетчика, выходу четвертого элемента НЕ и входу шестого элемента НЕ, входы и выход первого элемента ИЛИ соединены соответственно с управляющим входом блока и входом седьмого элемента НЕ, первый и второй входы и выход третьего элемента И подключены соответственно к выходам второго элемента И, седьмого элемента НЕ и первому входу второго элемента ИЛИ, второй вход которого соединен с выхот дом шестого элемента НЕ, первый, второй и третий входы и выход четвертого элемента И подключены соответ ственно к выходу второго элемента И, тактовому входу блока, выходу первого элемента ИЛИ и синхровходу счетчика, первый и второй входы и выход пятого элемента И соединены соответственно с тактовым входом блока, выходом первого элемента И и входом сброса счет?чика, первый, второй и третий входы и выход шестого элемента И подключены соответственно к тактовому входу блока, выходу пятого элемента НЕ, выходу второго элемента ИЛИ и счетному входу счетчика, первый и второй входы седьмого элемента И соединены с выходами третьего и четвертого элементов НЕ, первый и второй входы восьмого элемента И подключены к выходу четвертого элемента НЕ и третьему выходу счетчика, первый и второй входы девятого элемента И соединены с четвертым выходом счетчика и выходом третьего элемента НЕ, первый и второй входы десятого элемента И подключены к первому и второму выходам счетчика, первый и второй входы одиннадцатого элемента И соединены с выходом второго элемента НЕ и первым выходом счетчика, первый и второй входы двенадцатого элемента И подключены к выходам первого и второго элементов НЕ, первый и второй входы тринадцатого элемента И соединены с выходом первого элемента НЕ и вторым выходом счетчика, первый и второй входы четырнадцатого элемента И подключены к выходам седьмого и тринадцатого элементов И, первый и второй входы пятнадцатого элемента И соединены с выходами седьмого и одиннадцатого элементов И, первый и второй входы шестнадцатого элемента И подключены к выходам восьмого и двенадцатого элементов И, первый и второй входы семнадцатого элемента И соединены с выходами восьмого и одиннадцатого элементов И, первый и второй входы восемнадцатого элемента И подключены к выходам седьмого и десятого элементов И, первый и второй входы девятнадцатого элемента И соединены с выходами седьмого и восьмого элементов И, первый и второй входы двадцатого элемента И подключены к выходам девятого и двенадцатого элементов И, первый и второй входы двадцать первого элемента И соединены с выходами восьмого и тринадцатого элементов И, выход шестнадцатого элемента И подключен к перво1108454 му выходу блока и первому входу третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом пятнадцатого элемента И и третьим выходом блока, выход пятнадцатого элемента И подключен ко второму выходу блока, первый и второй входы и выход четвертого элемента ИЛИ соединены соответственно с выходами четырнадцатого и семнадцатого элементов И и четвертым выходом блока, выходы двадцать первого элемента И, девятнадцатого элемента И, пятого элемента ИЛИ, двадцатог элемента И и восемнадцатого элемента И подключены соответственно к пятому, шестому, седьмому, восьмому и девятому выходам блока, а первый и второй входы пятого элемента ИЛИ соединены с выходами восемнадцатого и двадцать первого элементов И.2. The processor according to π. 1, characterized in that the synchronization unit contains a counter, seven elements NOT, twenty one AND elements and five OR elements, while the first, second and fourth information inputs of the counter are connected to the bus of zero potential, and the third information input of the counter is connected to the bus of unit potential , the first, second, third and fourth outputs of the counter are connected to the inputs of the first, second, third and fourth elements, respectively, NOT, the first, second, third and fourth inputs and the output of the first element And are connected respectively to the outputs and the first, second and third elements NOT, the fourth output of the counter and the input of the fifth element NOT, the first, second, third and fourth inputs and the output of the second element AND are connected respectively to the output of the first element NOT, the second output of the counter, the third output of the counter, the output of the fourth NOT element and the input of the sixth element NOT, the inputs and output of the first OR element are connected respectively to the control input of the block and the input of the seventh element NOT, the first and second inputs and output of the third element AND are connected respectively to the outputs of the second of the first AND element, the seventh element NOT and the first input of the second OR element, the second input of which is connected to the output of the sixth element NOT, the first, second and third inputs and the output of the fourth AND element are connected respectively to the output of the second AND element, the clock input of the unit, the output the first OR element and the counter clock input, the first and second inputs and the output of the fifth AND element are connected respectively to the clock input of the block, the output of the first AND element and the reset input of the count ? chika, the first, second and third inputs and the output of the sixth AND element are connected respectively to the clock input of the block, the output of the fifth NO element, the output of the second OR element and the counting input of the counter, the first and second inputs of the seventh AND element are connected to the outputs of the third and fourth elements NOT, the first and second inputs of the eighth element AND are connected to the output of the fourth element NOT and the third output of the counter, the first and second inputs of the ninth element AND are connected to the fourth output of the counter and the output of the third element NOT, the first and second inputs are of the ninth element AND are connected to the first and second outputs of the counter, the first and second inputs of the eleventh element And are connected to the output of the second element NOT and the first output of the counter, the first and second inputs of the twelfth element AND are connected to the outputs of the first and second elements NOT, the first and second inputs of the thirteenth And element are connected to the output of the first element NOT and the second output of the counter, the first and second inputs of the fourteenth element And are connected to the outputs of the seventh and thirteenth elements And, the first and second inputs of the fifteenth element And connected to the outputs of the seventh and eleventh elements And, the first and second inputs of the sixteenth element And are connected to the outputs of the eighth and twelfth elements And, the first and second inputs of the seventeenth element And are connected to the outputs of the eighth and eleventh elements And, the first and second inputs of the eighteenth element And are connected to the outputs of the seventh and tenth elements And, the first and second inputs of the nineteenth element And are connected to the outputs of the seventh and eighth elements And, the first and second inputs of the twentieth element And are connected to the outputs of the ninth and twelfth elements AND, the first and second inputs of the twenty-first element AND are connected to the outputs of the eighth and thirteenth elements AND, the output of the sixteenth element And is connected to the first 1108454 output of the block and the first input of the third OR element, the second input and output of which are connected respectively with the output of the fifteenth element And and the third output of the block, the output of the fifteenth element And is connected to the second output of the block, the first and second inputs and the output of the fourth element OR are connected respectively to the outputs of the fourteenth and of the twentieth element And and the fourth output of the block, the outputs of the twenty-first element And, the nineteenth element And, the fifth element OR, the twenty element And and the eighteenth element And are connected respectively to the fifth, sixth, seventh, eighth and ninth outputs of the block, and the first and second inputs of the fifth element OR connected to the outputs of the eighteenth and twenty-first elements I. 3. Процессор по п. 1, отличающийся теу, что операционный блок содержит четыре операционные группы элементов И, ИЛИ и НЕ, каждая из которых включает один элемент НЕ, два элемента И и два элемен та ИЛИ, при этом входы элементов НЕ каждой группы соединены со вторым информационным входом блока, первые и вторые входы первого элемента И и первого элемента ИЛИ каждой группы подключены соответственно к первому информационному входу блока и выходу элемента НЕ той же группы, выходы первого элемента ИЛИ и первого элемента И каждой группы соединены с первыми входами соответственно вто· рого элемента И и второго элемента ИЛИ той же группы, выход второго элемента И каждой группы подключен ко второму входу второго элемента ИЛИ той же группы, вторые входы элементов И первой группы соединены с управляющим входом блока, вторые входы вторых элементов И второй и четвертой групп подключены к выходам вторых элементов ИЛИ соответственно первой и третьей групп, а выходы вторых элементов ИЛИ второй и четвертой групп соединены с выходом блока.3. The processor according to claim 1, characterized in that the operating unit contains four operational groups of AND, OR and NOT elements, each of which includes one NOT element, two AND elements and two OR elements, while the inputs of the NOT elements of each group are connected with the second information input of the block, the first and second inputs of the first AND element and the first OR element of each group are connected respectively to the first information input of the block and the output of the NOT element of the same group, the outputs of the first OR element and the first AND element of each group are connected to the inputs of the second AND element and the second OR element of the same group, respectively, the output of the second AND element of each group is connected to the second input of the second OR element of the same group, the second inputs of the AND elements of the first group are connected to the control input of the block, the second inputs of the second AND elements the second and fourth groups are connected to the outputs of the second OR elements of the first and third groups, respectively, and the outputs of the second OR elements of the second and fourth groups are connected to the output of the block.
SU823474903A 1982-06-19 1982-06-19 Logic processor SU1108454A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823474903A SU1108454A1 (en) 1982-06-19 1982-06-19 Logic processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823474903A SU1108454A1 (en) 1982-06-19 1982-06-19 Logic processor

Publications (1)

Publication Number Publication Date
SU1108454A1 true SU1108454A1 (en) 1984-08-15

Family

ID=21023869

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823474903A SU1108454A1 (en) 1982-06-19 1982-06-19 Logic processor

Country Status (1)

Country Link
SU (1) SU1108454A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2491613C1 (en) * 2012-07-20 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic processor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 2817309/18-24, кл. G 06 F 15/20, 2. Балашов Е.П. и др. Многофункциональные регул рные вычислительные структуры. И. Советское радио, 1978, с. 218 (прототип). *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2491613C1 (en) * 2012-07-20 2013-08-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logic processor

Similar Documents

Publication Publication Date Title
US4835675A (en) Memory unit for data tracing
SU1108454A1 (en) Logic processor
SU1298802A2 (en) Coder
SU1430959A1 (en) Device for monitoring microprogram run
SU1354203A1 (en) Device for simulating information commutating units
SU1136166A2 (en) Device for checking digital systems
SU1290341A1 (en) Control processor
SU976441A1 (en) Random pulse non-stationary train generator
SU1418760A1 (en) Apparatus for forecasting data transfer and processing system reliability
SU1644390A1 (en) Parallel-to-serial converter
SU1280381A1 (en) Linguistic processor
SU1084774A1 (en) Interface for linking computer with discrete-type transducers
US5584021A (en) Binary output signal programmer using stored start and end location and timing signal states
SU1305704A1 (en) Logic processor
SU1203554A1 (en) Pattern recognition device
SU1057926A1 (en) Multichannel program-time unit
RU1833895C (en) Device for processing of statistical data received from object and for object control
SU780008A1 (en) Device for analysis of binary train structure
SU877560A1 (en) Proximate analyzer
SU1444893A1 (en) Buffer storage
SU1274126A1 (en) Variable pulse sequence generator
SU855662A2 (en) Microprogram control device
SU1758860A2 (en) Multiplicator of pulse sequence frequency
SU1325511A1 (en) Device for digital filtering
SU989586A1 (en) Fixed storage device