Изобретение относитс к вычислительной технике и может быть использовано при построении высокопроизводительных специализированных процессоров быстрого преобразовани Фурье (БПФ), Известно арифметическое устройство процессоров БПФ, реализующее дискретное преобразование Фурье (ДПФ) дл N 3. Все вычислени здесь реали -зуютс согласно выражению Р(к)- где f -значение n-го элемента, определ к цего сигнал во временной области; t -К-й элемент, определ ю щий БПФ сигнала. Устройство содержит входной и выходной коммутаторы сигналов, два сдвиговых регистра дл хранени проме жуточных результатов, умножитель на константу J умножитель на фазовые множители н арифметическое устройство , включающее в себ сумматор, умножитель и вьгаитатель. Ввод в устройство,входных данных осуществл етс последовательно через входной коммутатор, причем первый выход арифметического устройства св зан с первым входом входного коммутатора и с первым входом выходного коммутатора , второй вход входного коммутатора служит входом ввода данных, третий вход входного коммутатора св зан а выходом умножител на константу - ;д ТЩ , а четвертый вход входного ком мутатора соединен с входом умножител на константу - 3 выходом второ го сдвигового регистра. Первый выход входного коммутатора соединен с входом первого сдвигового регистра, выход которого поступает на первый вход арифметического устройства, а второй выход входного коммутатора поступает на второй вход арифметического устройства . Второй выход арифметического устройства соединен с входом второго сдвигового регистра, выход которого поступает на второй вход выходного коммутатора. Выход выходного коммутатора св зан с входом з ножител на разовые множители, выход которого служит выходом самого устройства Р1. Недостатками такого устройства вл ютс последовательный принцип действи и избыток вычислений. Наиболее близким по технической сущности к изобретению вл етс устройство трехточечного БПФ, реализуемое по алгоритму Виноградова, содержащее два блока двухточечного ДПФ два сумматора и два умножител на константы , причем нулевой вход устройбтва св зан с первым входом первого сумматора, выход которого соединен с нулевым выходом устройства и первым входом второго сумматора, а первый и второй входы устройства св заны соответственно с первым и вторым входами первого блока двухточечного ДПФ, первый выход которого св зан с вторым входом первого сумматора и первым входом первого умножител , выход которого соединен с вторым входом второго блока двухточечного ДПФ, первый вход которого соединен с выходом второго сумматора, причем первым и вторым входами устройства вл ютс пер- вьй и второй выходы.второго блока двухточечного ДПФ, а на вторые входы первого и второго умножителей поступают соответственно константы -1,5, . Г21. Недостатками известного устройства вл ютс излишнее оборудование, а также различна номенклатура вход щих в него блоков, что приводит к пониженной производительности, уменьшению его быстродействи и отсутствию универсальности при его проектировании. Цель изобретени - повьшение быстродействи и упрощение устройства. Поставленна цель достигаетс тем, что в устройство дл трехточечного быстрого преобразовани Фурье, содержащее первый сумматор-вычитатель, первый вход которого подключен к выходу умножител , первый вход которого соединен с выходом разности второго сумматора-вычитател , первый и второй входы которого вл ютс соответственно первым и вторым информационными входами устройства, информационный выход регистра константы подключен к второму входу умножител , входы суммы и разности первого сумматора-вычитател вл ютс соответственно первым и вторым информационными выходами устройства , введены третий сумматор-вычитатель и распределитель, причем выход суммы второго сумматора-вычитател соединен с входом распределител , выход которого соединен с первым входом третьего сумматора-вычитател , выход разности которого соединен с вторым входом первого сумматора-вычитател , второй вход и выход суммы третьего сумматора-вычитател вл ютс соответственно третьим информационным вхо дом и третьим информационным выходом устройства. Причем распределитель соедин ет каждый п -и информационный разр д регистра хранени результата суммировани выхода второго сумматора-вычитател (блока двухточечного ДПФ) с каждым () информационным разр дом регистра хранени входных операндов входа третьего сумматора-вычитател , а знак переноситс без изменений. Така перекоммутаци даёт автоматический сдвиг информационной части числа впра во на один разр д, тем самым осуществл деление самого числа на 2. . На фиг.1 представлена структурна схема устройства, на фиг.2 - сумматор-вычитатель на фиг-.З - распределитель и его подключениеJ на фиг.4 вьщеленные диаграммы. Устройство содержит три сумматоравычитател (блока дв5О1Точечного ДПФ) 1-3, распределитель 4, умножитель 5, блок 6 синхронизации и регистр 7 константы . Сумматор-вычитатель состоит из сум матора 8, вычитател 9 и регистров 10-15. Уcfpoйcтвo работает следующим образом . f( поступает на вход сумматора-вычитател 3, а соответствующие величины fW и S(f поступают соответственно на входы сумматора-вычитател 1, выход которого (l) L соединен с распределителем 4. Сумма &-) чере распределитель без изменени поступае на входной регистр сумматору 8 сумматора-вычитател 3 и в виде- Cf i -bf (2.)i поступает на входной регистр вычитате 9 того же блока, причем результат F(t)) (b)-t-f(HECl) поступает на третий выход устройства, а результат ij,-i2 C C1 -:fC2 .) поступает на второй вход сумматора-вычитател 2, на выходе которого образуетс F()(c)-|tf6Vf (2)1 -ЗГ Результат г iV с соответствующего cyMMatopa-вычитател 1 поступает на вход умножител 5, а на другой вход умножител с регистра 7 константы поступает значение j На выходе умножител 5 получаетс величина (}-i.ti}1, котора поступает на соответствующий сумматор-вычитатель 2, на выходе которого по вл етс значение V(:2).m-|cf :i f6t -iftfC vf(2) Работа устройства осуществл етс в конвеерном режиме и управл етс блоком 6 синхронизации. Устройство ,реализует вычислени по формулам f(((i)f(iX ГС)-Ш-|(1(, Ful f(o) itf( (bf йП. Таким образом, исключение из известного устройства одного блока умножени и включение в состав устройства , коммутатора, а также замена отдельных сумматоров сумматором-вычитателем позвол ет сократить оборудование , увеличить быстродействие уст ройства.The invention relates to computing and can be used to build high-performance specialized fast Fourier transform (FFT) processors. The arithmetic unit of FFT processors that implements discrete Fourier transform (DFT) for N3 is known. All calculations here are implemented according to the expression P (k) - where f is the value of the nth element, determines the signal in the time domain; t is the Kth element determining the FFT signal. The device contains input and output signal switches, two shift registers for storing intermediate results, a multiplier for a constant J a multiplier for phase multipliers, and an arithmetic unit that includes an adder, a multiplier, and a puller. Input data is entered into the device sequentially through an input switch, the first output of the arithmetic unit is connected to the first input of the input switch and the first input of the output switch, the second input of the input switch serves as an input to the data, the third input of the input switch is connected to the output of the multiplier to the constant -; d TSH, and the fourth input of the input switch is connected to the input of the multiplier by the constant - 3 output of the second shift register. The first output of the input switch is connected to the input of the first shift register, the output of which goes to the first input of the arithmetic unit, and the second output of the input switch goes to the second input of the arithmetic unit. The second output of the arithmetic unit is connected to the input of the second shift register, the output of which is fed to the second input of the output switch. The output of the output switch is connected to the input of the switch to one-time multipliers, the output of which serves as the output of the device P1 itself. The disadvantages of such a device are the sequential principle of operation and the excess of calculations. The closest in technical essence to the invention is a three-point FFT device implemented using the Vinogradov algorithm, which contains two blocks of two-point DFT, two adders and two multipliers per constants, the zero input of the device connected to the first input of the first adder, the output of which is connected to the zero output of the device and the first input of the second adder, and the first and second inputs of the device are connected respectively to the first and second inputs of the first point-to-point DFT unit, the first output of which is connected to the second input ohm the first adder and the first input of the first multiplier, the output of which is connected to the second input of the second point-to-point DFT unit, the first input of which is connected to the output of the second adder, the first and second inputs of the device being the first and second outputs of the second point-to-point DFT, and to the second inputs of the first and second multipliers, the constants -1,5 are received, respectively. G21. The disadvantages of the known device are redundant equipment, as well as a different range of units included in it, which leads to reduced performance, reduced speed and lack of versatility in its design. The purpose of the invention is to increase the speed and simplify the device. The goal is achieved in that a device for a three-point fast Fourier transform containing a first adder-subtractor, the first input of which is connected to the output of a multiplier, the first input of which is connected to the output of the difference of the second adder-subtractor, the first and second inputs of which are respectively the first and the second information inputs of the device, the information output of the register of the constant connected to the second input of the multiplier, the inputs of the sum and the difference of the first totalizer subtractor are respectively n the third and second information outputs of the device, entered the third adder-subtractor and distributor, the output of the sum of the second adder-subtractor connected to the input of the distributor, the output of which is connected to the first input of the third adder-subtractor, the output of the difference which is connected to the second input of the first adder-subtractor the second input and the output of the sum of the third subtracter are, respectively, the third data input and the third information output of the device. Moreover, the allocator connects each nth information bit of the register of the result of summing the output of the second adder-subtractor (point-to-point DFT block) with each () information bit of the register of the input input operands of the third adder-subtractor, and the sign is transferred unchanged. Such a reconnection gives an automatic shift of the information part of the number to the right by one bit, thereby dividing the number itself by 2.. Figure 1 shows the structural diagram of the device; in Figure 2, the adder-subtractor in Fig. 3 shows the distributor and its connection in Fig. 4; The device contains three totalizers (block D5O1Dot DFT) 1-3, distributor 4, multiplier 5, block 6 synchronization and register 7 constants. The adder-subtractor consists of a summator 8, a subtractor 9 and registers 10-15. The acceleration works as follows. f (arrives at the input of the adder-subtractor 3, and the corresponding values of fW and S (f are fed respectively to the inputs of the adder-subtractor 1, the output of which (l) L is connected to the distributor 4. Amount & c) of the distributor without a change in the input to the input the register to the adder 8 of the adder-subtractor 3 and in the form of Cf i -bf (2.) i is fed to the input register of the subtracting 9 of the same block, and the result F (t)) (b) -tf (HECl) is fed to the third output of the device , and the result ij, -i2 C1 C1 -: fC2.) is fed to the second input of adder-subtractor 2, the output of which forms F () (c) - | tf6Vf (2) 1 -З G Result r iV from the corresponding cyMMatopa-subtractor 1 is fed to the input of multiplier 5, and the value of j is received from the constant register 7 to the other input of the multiplier. The output of multiplier 5 is the value (} -i.ti} 1, which goes to the corresponding subtractor 2, at the output of which the value V (: 2) .m- | cf: i f6t -iftfC vf (2) appears. The device operates in a conveyor mode and is controlled by synchronization unit 6. The device realizes calculations using the formulas f (((i) f (iX HS) -Sh- | (1 (, Ful f (o) itf ((bf йP. Thus, excluding from the known device one multiplication unit and including the device, the switch, and the replacement of individual adders with an adder-subtractor can reduce the equipment, increase the speed of the device.
nt--tnt - t
Фиг. гFIG. g
. Фиг.З. Fig.Z