Изобретение относитс к измерител ной технике и предназначено дл применени в автоматизированных системах Контрол технологических параметров и контрольно-измерительных систем различного назначени , . Известно устройство допускового контрол частоты, содержащее два счетчика импульсов, две линии задерж ки, шесть триггеров предела, элементов У, индикаторов и элемент ИЛИ Однако устройством невозможно про водить допусковый контроль заранее неизвестных значений частоты исследуемого сигнала, кроме того, невозможно автоматическое изменение величины допуска на контролируемую частоту. , Наиболее близким к изобретению по технической сущности вл етс устройство допускового контрол частоты содержащее четыре триггера, три элемента И, два элемента ИЛИ, два счетчика, два дешифратора, входы которых подключены соответственно к выходам первого счетчика, блок управлени , первый, второй и третий выходы которого соответственно подключены к первым входам элементов И, выход первого элемента И объединен с вторым входом третьего элемента И и со счетным входом первого счетчика выход третьего элемента И подключен к первому входу первого г.элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход пе -вого элемента ИЛИ подключен к счетному входу второго счетчика, выходы разр дов которого подключены соответ ственно к входам разр дов первого счетчика, синхронизирующий вход которого соединен с четвертым выходом блока управлени , п тый выход которого подключен к установочному входу второго счетчика, шестой выход второго счетчика, шестой выход блока управлени объединен с первыми установочными входами первого и второго триггеров, выходы которых подключены соответственно к информационным входам третьего и четвертого триггеров, синхронизирующие входы которых объединены и подключены к седьмому выход блока управлени , второй установочный вход первого триггера соединен c выходом старшего дополнительного раз р да первого счетчика, счетный вход второго триггера подключен к выходу второго элемента ИЛИ, входы которого соединены с выходами дешифраторов 2J Известное устройство работает априорной известности величины отклонени контролируемой частоты от опорной. В устройстве не предусмотрена воз можность автоматического изменени величины допуска, крокю того, оно не позвол ет проводить допусковый контроль частоты исследуемого сигнала, когда она вл етс некоторой функцией времени при посто нной относительной величине допуска. Цель изобретени - расширение функциональных возможностей устройства - обеспечение возможности автоматического изменени величины допуска и обеспечение допускового контрол частоты исследуемого сигнала, когда она вл етс некоторой функцией времени. Поставленна цель достигаетс тем, что в устройство, содержащее четыре триггера, три элемента И, два элемента ИЛИ, два счетчика, блок управлени , первый, второй и третий выходы которого соответственно подключены к первым входам первого, второго и третьего элементов И, выход первого элемента И объединен с вторым входом третьего элемента И и со счетным входом первого счетчика, выход третьего элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход первого элемента ИЛИ подключен к счетному входу второго счетчика, выходы разр дов которого подключены соответственно к входам разр дов первого счетчика, синхронизирующий вход которого соединен с четвертым выходом блока управлени , п тый выход которого подключен к установочному входу второго счетчика, шестой выход блока управлени объединен с первыми установочными входами первого и второго триггеров, выходы которых подключены соответственно к а информационным входам третьего и четвертого триггеров, синхронизирующие входы которых объединены и подключены к седьмому выходу блока управлени , второй установочный вход первого триг гера соединен с выходом старшего дополнительного разр да первого счетчика , счетный вход второго триггера подключен к выходу второго элемента ИЛИ, введены четвертый и п тый элементы И, третий элемент ИЛИ, управ- п емый делитель частоты, третий счетчик, регистр пам ти, первый и второй блоки сравнени кодов, выходы которых подключены соответственно к входам второго элемента ИЛИ, первые цходы первого и второго блоков сравнени кодов соединены с выходами первого счетчика, вторые входил первого блока сравнени кодов соединены с выходами дополнительного кода регистра пам ти, выходал пр мого кода которого подключены соответственно к Ьторым входам второго блока сравне-. ни кодов, вход блокировки которого соединен с выходом первого триггера, входы регистра пам ти подключены соответственно к выходам третьего счетчика, счетный вход которого под-ключен к выходу управл емого делител частоты, установочный вход которого объединен с установочным входом третьего счетчика и с п тым выходом блока управлени , синхронизиру щий вход регистра пам ти подключен к четвертому выходу блока управлени , вход делител частоты соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, второй вход третьего элемента .ИЛИ соединен с выходом п того элемента И, первый вход которого соединен с восьмым выходом блока управлени , дев тый -выхо которого подключен к первому входу четвертого элемента И, второй вход которого соединен с выходом- первого элемента И, а выход второго элемента И соединен с вторым входом п того элемента И, На чертеже приведена функциональна схема предлагаемого устройства. Устройство содержит блок 1 управлени , элементы И 2-4, счетчики 5 и 6, триггеры 7-10, элемент,;ИЛИ 11, блоки 12 и 13 сравнени кодов, элемент ИЛИ 14, элементы И 15 и 16, элемент ИЛИ 17, управл емый делитель 18 частоты, счетчик 19 и регистр 20 пам ти. Первый, второй и третий выходы блока 1 управлени соответственно по ключены к первым входам элементов И 2-4, выход первого элемента И 2 объе динен с вторым входом третьего элемента И 4 и со;счетным входом первого счетчика 6, выход третьего элемен та И 4 подключен к первому входу пер вого элемента ИЛИ 11, второй вход ко торого соединен с выходом второго элемента И 3. Выход первого элемента ИЛИ 11 подключен к счетному входу второго счетчика 5, выходы разр дов которого подключены соответственно к входам раэр дов первого счетчика 6, синхронизирующий вход которого соединен с четвертым выходом блока управлени , п тый выход которого под ключен к установочному входу второго счетчика 5, шестой выход блока упра лени объединен с первыми установоч ными входами первого и второго триг герой 7 и 8, выходл которых подключены соответственно к информационны входам третьего и четвертого тригге ров 9 и 10, синхронизирующие входы которых объединены илежду собой и по ключены к седьмому выходу блока управлени . Второй установочный вход первого триггера соединен с выходом старшего дополнительного разр да пе вого счетчика 6, счетный вход второ го триггера 8 подключен к выходу вт рого элемента ИЛИ 14. Выходы блоков 12 и 13 сравнени кодов подключены соответственно к входам второго эле мента ИЛИ 14, первые входы первого и второго блоков сравнени кодов co инены с выходами первого счетчика б, вторые входы первого блока 12 сравнени кодов соединены с выхода:мм дополнительного кода регистра 20 пам ти , выходы пр мого кода которого подключены соответственно к вторым входам второго блока 13 сравнени кодов , вход блокировки которого соединен с выходом первого триггера 7, входы регистра пам ти подключены соответственно к выходам третьего счетчика , счетный вход которого подключен к выходу управл емого делител 18 частоты, установочный вход которого объединен с -установочным входом третьего счетчика 19 и с п тым выходом блока управлени . Синхронизирующий вход регистра 20 пам ти подключен к четвертому выходу блока управлени , вход делител 18 частоты соединен с выходом третьего элемента ИЛИ 17, первый вход которого соединен с выходом четвертого элемента И 15, второй вход третьего элемента ИЛИ 17 соединен с выходом п того элемента И 16, первый вход которого соединен с BOCbNWM выходом блока управлени , дев тый выход которого подключен к первому входу четвертого элемента И 15, второй вход которого соединен с выходом первого элемента И 2, а выход второго элемента И 3 соединен с вторым входом п того элемента И 16. При этом первый вход элемента И 2 соединен с входной шиной контролируемой частоты f (t), первый вход элемента И 3 соединен с входной шиной опорной частоты f , первый выход триггера 9 вл етс выходом+ второй выход триггера 9 - выходом -, первый выход триггера 10 вл етс выходом Допуск, а второй Предел . В качестве блока 1 управлени может быть использован простой распределитель импульсов совместно с формирователем временных интервалов. Устройство работает в двух режимах: Врежиме контрол отклонени частоты f-,((t) исследуемого сигнала относительно опорной частоты f др и в режиме контрол часуоты отклонени частоты исследуемого сигнала относительно ранее определенного значени , В обоих режимах предусмотрена возможность изменени величины допуска &f. Работа устройства в первом режиме происходит следующим образом.. В момент начала нового измерительного интервала элементы И 2,3 и 16 открывгиотс сигналами с первого, второго и восьмого выходов блока 1 управлени на врем измерительного интервала TO. На счетный вход счетчика 6 поступает частота ) с выхода элемента И 2, на счетный вход счетчика 5 - частота f „ с выхода элемента И 3 через элемент ИЛИ 11, навход делител 18 поступает частота fp с в хода элемента И 16 через дополнител ный элемент ИЛИ 17, а на счетный вход счетчика 19 - частота f /К с выхода делител 18 с коэффициентом лени К., Счетчик 6 суммирует поступающие импульсы. В момент перехода сигналом f(t) нижнего допуска срабатывает блок 12 сравнени , с выхода которого сигнал через элемент ИЛИ 14 поступает на счетный вход триггера 8 и устанавливает его в . Данное состо ни триггеров 7 и 8 соответствует тому, что контролируемый сигнал f (t) на хадитс в пределах допуска и частот f (t) меньше f , , т.е. f „ f ,(t) f on - Л. в случае отсутстви сигнала на выходе блока 12 сравнени кодов три гер 8 своего состо ни не мен ет, и ходное состо ние триггеров 7 и 8 со ответствует выходу контролируемого сигнала за пределы нижней границы допуска. Если частота контролируемого сиг нала выше опорной, устаройство ра ботает следующим образом. В момент равенства кода счетчика 6 нулю на выходе его старшего допол нительного разр да формируетс сигнал , который поступает на установоч ный вход триггера 7 и устанавливает его в , сигнал с выхода тригге ра 7 деблокирует блок 13 сравнени кодов, при этом триггер 8 находитс в состо нии , состо ние триггеров 7 и 8 соответствует тому, что f(t) находитс в допуске и f( больше f on / т.е. Мэмент выхода частоты f(t) за пределы верхнего допуска выдел етс блоком 13 сравнени кодов, на первые входы которого поступает пр мой код с выходов счетчика 6, а на вторые входы - пр мой код величины допуска й с выходов пр мого кода регистра 20 пам ти. Сигнаш с выхода блока 13 сравнени кодов через элемент ИЛИ 14 поступает на счетный вход триггера 8 и устанавливает его О, при этом триггер 7 находитс в . Данное состо ние триггеров 7 и 8 соответствует тому, что контролируема частота выше опорной и выше верхней границы допуска, т.е f,(t) f „„ +tuf. к концу измерительного интервгша в счетчике 6 формируетс код рассогласовани контролируемой fj(t) и ono ной fgp частот, причем, если f(,p f(t) f on fi TO на выходах счет-i чика б формируетс дополнительный код рассогласовани , если f + df f(t) f on , то формируетс пр мой код рассогласовани . Информаци о рассогласовании по сигналу с седьмого выхода блока 1 управлени в момент окончани измерителвного интервала переписываетс из триггеров 7 и 8 в триггеры 9 и 10 соответственно . Цикл работы устройства заканчиваетЬ , причем по сигналу с г1 того выхо да блока 1 управлени содержимое счетчика 5 переписываетс в счетчик 6 в в дополнительном коде, а содержимое счетчика 19 в пр мом и дополинетльном кодах переписываетс в регистр 20 пам ти. Сигналом с шестого выхода блока 1 управлени обнул ютс триггеры 7 и 8, а счетчики 5 и 19 и делитель 18 обнул ютс сигналом с п того выхода блока управлени , элементы И 2 и 3 закрываютс . Устройство готовок новому циклу контрол . Подава различный код из блока 1 управлени на управл ющие входы делител 18 частоты, можно мен ть коэффициент к делени частоты, при этом измен етс количество импульсов, подсчитывае1иых сметчиком 19 эа измерительный интервал Тд, т.е. измен етс величина допуска Л. Таким образом, измен коэффициент делени делител частоты, можно устанавливать необходимую величину допуска. Режим контрол частоты исследуемого сигнала по предыдущему отсчету обеспечиваетс при закрытии элемента И 3 с второго выхода блока 1 управлени и открывании элемента И 4 на врем измерительного интервала Т сигналом с третьего выхода блока 1 .управлени . В этом режиме устройство работает аналогично режиму контрол исследуемого сигнала относительно опорной частоты. Роль опорной частоты в этом случае играет частота ,-) в измерительном интервале относительно частоты ,- + ) в Тр измерительном интервале. Поскольку при изменении частоты f(t) измен етс величина допуска д, и коэффициент делени К делител 18 частоты посто нен, то относительна величина допуска остаетс посто нной на всем диапазоне контролируемых частот , Предлагаемое устройство позвол ет осуществить допусковый контроль частоты и измерени отклонени частоты от границ допуска при изменении величины допуска, поскольку при изменении внешних факторов и различных условий эксплуатации, при различных режимах работ могут мен тьс требовани к величине допуска на контролируемую частоту.The invention relates to a measuring technique and is intended for use in automated systems. Control of technological parameters and control and measuring systems for various purposes. A device for tolerance control of frequency is known. It contains two pulse counters, two delay lines, six limit triggers, Y elements, indicators and an OR element. However, it is impossible for the device to perform tolerance control of previously unknown frequencies of the signal under study, moreover, it is impossible to automatically change the tolerance on controlled frequency. Closest to the invention to the technical essence is a frequency tolerance control device containing four flip-flops, three AND elements, two OR elements, two counters, two decoders, the inputs of which are connected respectively to the outputs of the first counter, the control unit, the first, second and third outputs which are respectively connected to the first inputs of the elements And, the output of the first element And combined with the second input of the third element And with the counting input of the first counter, the output of the third element And connected to the first input of the first OR cell, the second input of which is connected to the output of the second element AND, the output of the first element OR is connected to the counting input of the second counter, the output of which bits are connected respectively to the inputs of the first counter, the clock input of which is connected to the fourth output the control unit, the fifth output of which is connected to the installation input of the second counter, the sixth output of the second counter, the sixth output of the control unit is combined with the first installation inputs of the first and second triggers, the outputs of which connected to the information inputs of the third and fourth triggers respectively, the clock inputs of which are combined and connected to the seventh output of the control unit; the second setup input of the first trigger is connected to the higher secondary output of the first counter; the second trigger input is connected to the output of the second OR element, inputs which is connected to the outputs of the decoders 2J. The known device operates a priori known value of the deviation of the controlled frequency from the reference. The device does not provide for the possibility of automatically changing the tolerance value, however, it does not allow tolerance control of the frequency of the signal under study, when it is a function of time at a constant relative tolerance value. The purpose of the invention is to expand the functionality of the device - to enable the automatic change of the tolerance value and to ensure the tolerance control of the frequency of the signal under investigation, when it is some function of time. The goal is achieved by the fact that in a device containing four triggers, three AND elements, two OR elements, two counters, a control unit, the first, second and third outputs of which are connected to the first inputs of the first, second and third elements, respectively, and the output of the first element And combined with the second input of the third element And and with the counting input of the first counter, the output of the third element And is connected to the first input of the first element OR, the second input of which is connected to the output of the second element AND, the output of the first element OR Yuechen to the counting input of the second counter, the outputs of the bits of which are connected respectively to the inputs of the bits of the first counter, the clock input of which is connected to the fourth output of the control unit, the fifth output of which is connected to the installation input of the second counter, the sixth output of the control unit is combined with the first installation inputs the first and second triggers, the outputs of which are connected respectively to the informational inputs of the third and fourth triggers, the synchronization inputs of which are combined and connected to the seventh output of the control unit, the second installation input of the first trigger is connected to the output of the higher secondary discharge of the first counter, the counting input of the second trigger is connected to the output of the second element OR, the fourth and fifth elements are AND, the third OR element, the divisor controlled frequencies, the third counter, the memory register, the first and second blocks of comparison of codes whose outputs are connected respectively to the inputs of the second OR element, the first cycles of the first and second blocks of comparison of codes are connected to the outputs of the first tchika, the second input of the first comparison unit connected to outputs of codes of additional code memory register vyhodal direct code which are respectively connected to the inputs of the second block torym comparison. No codes whose blocking input is connected to the output of the first trigger, the inputs of the memory register are connected respectively to the outputs of the third counter, the counting input of which is connected to the output of the controlled frequency divider, the setup input of which is combined with the installation input of the third counter and with the fifth output the control unit, the synchronizing input of the memory register is connected to the fourth output of the control unit, the input of the frequency divider is connected to the output of the third OR element, the first input of which is connected to the output of the fourth element I, the second input of the third element .OR connected to the output of the fifth element I, the first input of which is connected to the eighth output of the control unit, the ninth output of which is connected to the first input of the fourth element I, the second input of which is connected to the output of the first element I , and the output of the second element And is connected to the second input of the fifth element And, The drawing shows the functional diagram of the device. The device contains a control unit 1, elements AND 2-4, counters 5 and 6, triggers 7-10, element,; OR 11, blocks 12 and 13 comparison of codes, element OR 14, elements AND 15 and 16, element OR 17, controls frequency divider 18, counter 19, and memory register 20. The first, second and third outputs of the control unit 1 are respectively connected to the first inputs of the AND 2-4 elements, the output of the first element AND 2 is combined with the second input of the third element AND 4 and with the counting input of the first counter 6, the output of the third element AND 4 connected to the first input of the first element OR 11, the second input of which is connected to the output of the second element AND 3. The output of the first element OR 11 is connected to the counting input of the second counter 5, the outputs of which bits are connected respectively to the inputs of the first counter 6, synchronizing in Which is connected to the fourth output of the control unit, the fifth output of which is connected to the installation input of the second counter 5, the sixth output of the control unit is combined with the first installation inputs of the first and second triggers 7 and 8, the outputs of which are connected respectively to the information inputs of the third and fourth trigger 9 and 10, the clock inputs of which are combined with each other and connected to the seventh output of the control unit. The second installation input of the first trigger is connected to the output of the higher secondary discharge of the first counter 6, the counting input of the second trigger 8 is connected to the output of the second element OR 14. The outputs of blocks 12 and 13 of the code comparison are connected respectively to the inputs of the second element OR 14, the first the inputs of the first and second blocks of the comparison codes are ina with the outputs of the first counter b, the second inputs of the first block 12 of the comparison of codes are connected from the output: mm of the additional memory register code 20, the outputs of the direct code of which are connected respectively to The second inputs of the second code comparison unit 13, the lock input of which is connected to the output of the first trigger 7, the inputs of the memory register are connected respectively to the outputs of the third counter, the counting input of which is connected to the output of the controlled frequency divider 18, the setting input of which is combined with the third setting input counter 19 and with the fifth output of the control unit. The synchronization input of the memory register 20 is connected to the fourth output of the control unit, the input of the frequency divider 18 is connected to the output of the third element OR 17, the first input of which is connected to the output of the fourth element And 15, the second input of the third element OR 17 is connected to the output of the fifth element And 16 , the first input of which is connected to the BOCbNWM output of the control unit, the ninth output of which is connected to the first input of the fourth element And 15, the second input of which is connected to the output of the first element And 2, and the output of the second element And 3 is connected to the second the stroke of the fifth element And 16. The first input element And 2 is connected to the input bus of a controlled frequency f (t), the first input of the element And 3 is connected to the input bus of the reference frequency f, the first output of the trigger 9 is the output + the second output of the trigger 9 - the output is, the first output of the trigger 10 is the output Tolerance, and the second Limit. As the control unit 1, a simple pulse distributor can be used in conjunction with a time interval generator. The device operates in two modes: The mode of monitoring the frequency deviation f -, ((t) of the signal under investigation relative to the reference frequency f others and in the mode of monitoring the frequency deviation of the signal under investigation relative to the previously determined value, In both modes it is possible to change the tolerance value & f. The device operates in the first mode as follows. At the start of the new measurement interval, the elements 2,3 and 16 are opened with signals from the first, second and eighth outputs of the control unit 1 for a time from the measuring interval TO. The counting input of counter 6 receives the frequency) from the output of the element And 2, the counting input of counter 5 - frequency f „from the output of the element 3 through the element OR 11, the divider 18 enters the frequency fp c into the stroke of the element 16 through an additional element OR 17, and to the counting input of the counter 19 - the frequency f / K from the output of the divider 18 with a factor of laziness K., Counter 6 summarizes the incoming pulses. At the moment of transition by the lower tolerance signal f (t), a comparison unit 12 is triggered, from the output of which the signal through the OR element 14 arrives at the counting input of the trigger 8 and sets it to. This state of the flip-flops 7 and 8 corresponds to the fact that the monitored signal f (t) has a frequency within the tolerance and frequencies f (t) is less than f, i.e. f "f, (t) f on - L. In the absence of a signal at the output of block 12, the comparison of the codes of three germs 8 does not change its state, and the running state of the trigger 7 and 8 corresponds to the output of the monitored signal beyond the lower tolerance limit . If the frequency of the monitored signal is higher than the reference, the obsolescence works as follows. At the moment when the counter code 6 is equal to zero, the output of its higher-order additional bit produces a signal that arrives at the installation input of the trigger 7 and sets it to, the signal from the output of the trigger 7 unlocks the code comparison unit 13, while the trigger 8 is in In this case, the state of triggers 7 and 8 corresponds to the fact that f (t) is in tolerance and f (greater than f on / i.e., the frequency output f (t) beyond the upper tolerance is highlighted by the code comparison unit 13, for the first the inputs of which are fed direct code from the outputs of counter 6, and the second the inputs are the direct code of the tolerance value from the outputs of the direct memory register code 20. The signal from the output of the code comparison unit 13 through the OR 14 element enters the counting input of the trigger 8 and sets it to O, while the trigger 7 is in. This state Triggers 7 and 8 correspond to the fact that the controlled frequency is higher than the reference one and above the upper tolerance limit, i.e. f, (t) f „„ + tuf. By the end of the measurement interval, in the counter 6 a mismatch code is generated controlled by fj (t) and fgp frequencies, moreover, if f (, pf (t) f on fi TO at the outputs of the count-i chica b forms additional code mismatch if f + df f (t) f on, the formed straight code mismatch. The error information on the signal from the seventh output of control unit 1 at the time of the end of the measuring interval is rewritten from triggers 7 and 8 to triggers 9 and 10, respectively. The operation cycle of the device ends, and by a signal from r1 of that output of control unit 1, the contents of counter 5 are copied to counter 6 in the additional code, and the contents of counter 19 in the forward and backward codes are rewritten into memory register 20. By the signal from the sixth output of the control unit 1, the triggers 7 and 8 are zeroed, and the counters 5 and 19 and the divider 18 are zeroed by the signal from the fifth output of the control unit, elements And 2 and 3 are closed. The device is ready to new cycle control. By giving a different code from the control unit 1 to the control inputs of the frequency divider 18, the ratio to the frequency division can be changed, and the number of pulses counted by the estimator 19 ea measurement interval Td, i.e. Tolerance value changes. Thus, by changing the frequency divider division factor, you can set the required tolerance value. The mode of controlling the frequency of the signal under study according to the previous countdown is provided by closing the element I 3 from the second output of the control unit 1 and opening the element I 4 for the time of the measuring interval T by the signal from the third output of the control unit 1. In this mode, the device operates similarly to the mode of control of the signal under investigation relative to the reference frequency. The role of the reference frequency in this case is played by the frequency, -) in the measuring interval relative to the frequency, - +) in Tp the measuring interval. Since when the frequency f (t) changes, the tolerance value d changes and the frequency divider K of the frequency divider 18 is constant, the relative tolerance remains constant over the entire range of monitored frequencies, the proposed device allows tolerance control of the frequency and frequency deviation measurements from tolerance limits when changing the tolerance value, since when external factors change and different operating conditions, the requirements for the tolerance value on the control my frequency