Изобретение относитс к импульсной технике и может быть применено в вычислительной технике в качестве чейки регистровой пам ти и в счетных устройствах, сохран ющих информацию при перерывах питани . Известна чейка пам ти, содержаща четыре элемента И-НЕ, накопительный элемент на трансформаторах, четыре пассивных элемента на резисторах и два щунтирующих элемента на диодах 1. Недостатками известной чейки вл ютс значительные габариты вследствие наличи четырех элементов И-НЕ и низка помехоустой чи вости. Наиболее близкой по технической сущности к предлагаемому устройству вл етс чейка пам ти, содержаща элемент запрета , первый и второй входы которого вл ютс соответственно управл ющим входом и входом запрета чейки, два накопительных элемента на трансформаторах, два шунтирующих элемента, два инвертора и четыре пассивных элемента на резисторах, из которых первый пассивный элемент соединен с выходом элемента запрета и входом первого инвертора. Выход первого инвертора через первый шунтирующий элемент соединен с шиной питани и концом первичной обмотки трансформатора, а начало первичной обмотки трансформатора и конец вторичной обмотки соединены соответственно со вторым и третьим пассивными элементами на втором и третьем резисторах, вторые выводы которых соединены с щиной питани , вход второго инвертора подключен к точке соединени начала первичной обмотки трансформатора и второго резистора, а выход через второй шунтирующий элемент соединен с шиной питани и непосредственно - со вторым выводом первого резистора 2. Недостатками данной чейки пам ти вл ютс сложность и трудоемкость ее изготовлени вследствие выполнени накопительных элементов на трансформаторах. Целью изобретени вл етс упрощение чейки пам ти. Поставленна цель достигаетс тем, что в чейке пам ти, содержащей элемент запрета , первый и второй входы которого вл ютс соответственно управл ющим входом и входом запрета чейки, а выход соединен с первым пассивным элементом на первом резисторе и входом первого инвертора, выход которого соединен через первый шунтирующий элемент с шиной питани , накопительный элемент на трансформаторе, конец первичной обмотки которого соединен с выходом первого инвертора, а начало первичной обмотки и конец вторичной обмотки соединены соответственно со вторым и третьим пассивными элементами на втором и третьем резисторах, вторые выводы которых соединены с шиной питани , второй инвертор , вход которого подключен к точке соединени начала первичной обмотки трансформатора и второго резистора, выход второго инвертора через второй шунтирующий элемент соединен с щиной питани и непосредственно соединен со вторым выводом первого резистора, второй накопительный элемент выполнен на конденсаторе, одна обкладка которого подключена ко входу первого инвертора, а втора соединена с общей шиной, начало вторичной обмотки трансформатора соединено с выходом второго инвертора . На чертеже представлена электрическа схема предложенной чейки пам ти. Ячейка пам ти содержит элемент запрета 1, инверторы 2 и 3, накопительный элемент на трансформаторе 4, два шунтирую1цих элемента на диодах 5.и 6, накопительный элемент на конденсаторе 7., три пассивных элемента на резисторах 8-10, управл ющий вход 11 и вход запрета 12. Первый и второй входы элемента запрета 1 вл ютс соответственно управл ющим входом 11 и входом запрета 12 чейки, а выход соединен с первым пассивным элементом- на первом резисторе 8 и входом первого инвертора 2, выход которого соединен через первый шунтирующий элемент 5 с шиной питани и непосредственно соединен с концом первичной обмотки трансформатора 4. Начало первичной обмотки и конец вторичной обмотки трансформатора 4 соединены соответственно со вторым и третьим пассивными элементами на втором 9 и третьем 10 резисторах, вторые выводы которых соединены с щиной питани . Вход второго инвертора 3 подключен к точке соединени начала первичной обмотки трансформатора 4 и второго резистора 9, а выход через второй шунтирующий элемент 6 соединен с шиной питани и непосредственно соединен со вторым выводом первого резистора 8 и началом вторичной обмотки трансформатора 4. Второй накопительный элемент выполнен на конденсаторе одна обкладка которого подключена к входу первого инвертора 2, а втора соединена с общей шиной. Элемент запрета 1 в приведенной электрической схеме выполнен на логическом элементе НЕ с блокировкой, а инверторы 2, 3 - на логических элементах НЕ, которые своими взаимными св з ми входа с выходом через первичную обмотку трансформатора 4 и резистор 8 образуют триггер. Выводы питани схемы запрета и инверторов подключены к шинам питани чейки пам ти. Устройство работает в двух режимах: в режиме записи информации и в режиме хранени записанной информации. Контроль записанной информации и ее считывание производитс с -одного из выходов инвертора 2 или 3 (. выжг ) Входной и управл юший сигналы чейки пам ти подаютThe invention relates to a pulse technique and can be applied in computing as a register memory cell and in counting devices that store information during power interruptions. A well-known memory cell containing four elements IS-NOT, a cumulative element on transformers, four passive elements on resistors and two shunt elements on diodes 1. The disadvantages of the known cell are considerable dimensions due to the presence of four AND-NES elements and low interference resistance. The closest in technical essence to the proposed device is a memory cell containing a prohibition element, the first and second inputs of which are respectively a control input and a cell prohibition input, two storage cells on transformers, two shunt elements, two inverters and four passive elements on resistors, of which the first passive element is connected to the output of the inhibit element and the input of the first inverter. The output of the first inverter through the first shunt element is connected to the power bus and the end of the primary winding of the transformer, and the beginning of the primary winding of the transformer and the end of the secondary winding are connected respectively to the second and third passive elements on the second and third resistors, the second terminals of which are connected to the power supply, the second input the inverter is connected to the connection point of the beginning of the primary winding of the transformer and the second resistor, and the output through the second shunt element is connected to the power bus and directly This is done with the second output of the first resistor 2. The disadvantages of this memory cell are the complexity and laboriousness of its manufacture due to the implementation of accumulation elements on the transformers. The aim of the invention is to simplify the memory cell. The goal is achieved by the fact that in the memory cell containing the prohibition element, the first and second inputs of which are respectively the control input and the prohibition input of the cell, and the output is connected to the first passive element on the first resistor and the input of the first inverter, the output of which is connected through the first shunt element with the power bus, a storage element on the transformer, the end of the primary winding of which is connected to the output of the first inverter, and the beginning of the primary winding and the end of the secondary winding are connected according to At the second and third passive elements on the second and third resistors, the second terminals of which are connected to the power bus, the second inverter, whose input is connected to the junction point of the beginning of the primary side of the transformer and the second resistor, is connected to the power supply through the second shunt element directly connected to the second output of the first resistor, the second storage element is made on a capacitor, one plate of which is connected to the input of the first inverter, and the second is connected to bus, the beginning of the secondary winding of the transformer is connected to the output of the second inverter. The drawing shows an electrical diagram of the proposed memory cell. The memory cell contains a prohibition element 1, inverters 2 and 3, a storage element on transformer 4, two shunt elements on diodes 5. and 6, a storage element on capacitor 7., three passive elements on resistors 8-10, control input 11 and barring input 12. The first and second inputs of barring element 1 are respectively control input 11 and barring input 12 of the cell, and the output is connected to the first passive element on the first resistor 8 and the input of the first inverter 2, the output of which is connected through the first shunt element 5 with food bus And directly connected to the end of the primary winding of the transformer 4. The beginning of the primary winding and the end of the secondary winding of the transformer 4 are connected respectively to the second and third passive elements on the second 9 and third 10 resistors, the second terminals of which are connected to the power supply. The input of the second inverter 3 is connected to the connection point of the beginning of the primary winding of the transformer 4 and the second resistor 9, and the output through the second shunt element 6 is connected to the power bus and is directly connected to the second output of the first resistor 8 and the beginning of the secondary winding of the transformer 4. the capacitor one plate of which is connected to the input of the first inverter 2, and the second is connected to a common bus. The prohibition element 1 in the above electric circuit is made on a logical element NOT with a lock, and the inverters 2, 3 on the logical elements NOT, which by their mutual connection of the input with the output through the primary winding of the transformer 4 and the resistor 8 form a trigger. The power terminals of the inhibitor circuit and inverters are connected to the power rails of the memory cell. The device operates in two modes: in the information recording mode and in the storage mode of the recorded information. Monitoring of the recorded information and its reading is performed from one of the inverter outputs 2 or 3 (. Burnout). The input and control signals of the memory cell are given