LulLul
о соabout with
со юwith y
соwith
1 Изобретение относитс к импульс ной технике и может быть использов например, в устройствах развертки дискретного регистра. Известен генератор ступенчатого напр жени , содержащий регистр и ц роаналоговый, преобразователь, коммутатор , генератор тактовых импуль сов tl . Недостатком указанного устройст вл етс нестабильность его работы сложность. Наиболее близким к предлагаемом вл етс генератор ступенчатого на р жени , содержащий двоичный комби ционный сумматор, первые входы которого соединены с шинами управл ю щих сигналов, цифроаналоговый преобразователь и компаратор C2j . Недостатком известного устройст ва вл етс невозможность формиров ни ступеней дискретно измен ющейс амплитуды. Цель изобретени - расширение функциональных возможностей путем обеспечени возможностей изменени амплитуды ступеней выходного напр жени . Поставленна цель достигаетс тем, что в генератор ступенчатого напр жени , содержащий двоичный комбинационный сумматор, первые входы которого соединены с тинами управл ющих сигналов, цифроаналоговый преобразователь и компаратор, введен регистр, информационные входы которого подключены к выходам двоичного комбинационного сумматора сбросовый вход - к вьгходу компарато ра, сигнальньш вход - к шине тактовой частоты, а выходы - к вторым входам двоичного комбинационного сумматора и входам цифроаналогового преобразовател , выход которого сое динен с входом компаратора. На чертеже приведена структурка электрическа схема предлагаемого устройства. Устройство содержит двоичньй комбинационньй сумматор 1, первые входы которого соединены с шинами 2 управл ющих сигналов, цифроаналогов преобразователь 3, компаратор 4, регистр 5, информационные входы которого подключены к выходам двоичного комбинационного сумматора, сбросовый вход - к выходу компаратора , сигнальный вход - к шине 6 тактовой частоты, а выходы - к втор 232 входам двоичного комбинащюкного сумматора и входам цифроаналогового преобразовател , выход которого соединен с входом компаратора. Устройство работает следующим образом. Будем считать, что регистр 5 находитс в нулевом состо нии, в которое он установилс предьщущим сигналом сброса. При нулевом значении управл ющего кода на шинах 2 (код 00.0.0) регистр 5 находитс в нулевом состо нии, что соответствует нулевому значению напр жени на выходе цифроаналогового преобразовател 3. Дл формировани ступеней выходного выходного напр жени с кратностью единица синхронно с тактовой частотой на шины 2 необходимо подать управл ющий код, соответствующий двоичному коду (00..1). При этом управл юпщй код должен перекрыть положительный фронт тактового , сигнала. В момент действи положительного фронта тактового сигнала в регистр 5 записываетс результат суммировани управл ющего кода с предыдущим состо нием регистра 5. В случае, когда уцравл ющий код в момент действи переднего франта тактового сигнала соответствует двоичному коду числа единица , в регистре 5 накапливаетс в каждом такт-е равномерно нарастающа сумма , что вызывает равномерное приращение ступенчатого напр жени на выходе цифроаналогового преобразовател 3, кратного единице. Если же в определенном такте необходима высота ступени, кратна п,- целое число натурального р да, то на входные шины 2 в данном такте подаетс двоичный код сила п. В результате суммировани двоичного кода числа п с предыдущим состо нием регистра 5 в него записываетс двоичное число, которое вызывает приращение напр жени на выходе цифроаналогового преобразовател З, кратное п. Устройство позвол ет получать ступени с кратностью п, где п j2,32 , где г - число разр дов управл ющего кода. При достижении выходным ступенчать1М напр жением определенного порогового уровн , определ ющего амплитуду выходного сигнала, на выходе в;омпаратора 4 формируетс сигнал 3 сброса, которьй сбрасывает регистр 5 в исходное состо ние. Таким образом, введенный регистр обеспечивает промежуточное хранение суммы, котора .постепенно увеличиваетс на число, определ емое кодом, поступающим на первый вход комбинационного сумматора. При этом сумма может увеличиватьс на любое число от 1 до 2 , где п - разр дность кода на выходе сумматора 1. Однако реальна величина ступеней составл ет от одного до семи единичных,приращений, а количество ступеней в выходном сиг нале не превьшает восьмидес ти. Максимально возможное число в регист ре 5 может быть тридцать два, шестьдес т четыре и т. д. (п зависимости от разр дности) и не совпадает с числом символов в строке или числом информационных строк на экране. Дл обеспечени определенных размеров растра и исключени выхода символов 234 за пределы экрана амплитуда выходного сигнала должна быть посто нной, что достигаетс сбросом регистра 5 в нулевое состо ние сигналом с выхода компаратора 4 напр жений, который формирует этот сигнал в момент достижени выходным сигналом определенного уровн . Так задаетс период следовани выходных сигналов, а длительность каждой степени определ етс периодом следовани тактовых импульсов, поступающие на третий вход регистра 5. Итак, нова совокупность признаков предлагаемого генератора обеспечивает формирование выходного сигнала посто нной амплитуды с дискретно измен ющимис по величине ступен ми , из которых синтезируетс выходной сигнал и, следовательно, обеспечиваетс достижение поставленной цели.1 The invention relates to a pulse technique and can be used, for example, in discrete register scanners. A step voltage generator is known that contains a register and analogue converter, a converter, a switch, and a clock pulse generator tl. The disadvantage of this device is the instability of its operation complexity. Closest to the present invention is a step-by-step oscillator containing a binary combiner adder, the first inputs of which are connected to control signal buses, a digital-to-analog converter, and a comparator C2j. A disadvantage of the known device is the impossibility of forming stages of discretely varying amplitudes. The purpose of the invention is to expand the functionality by providing the possibility of varying the amplitude of the output voltage levels. The goal is achieved by the fact that a register, a digital-to-analog converter and a comparator, is entered into a step-voltage generator containing a binary combinational adder, the first inputs of which are connected to the outputs of a binary combinational adder — a reset input — to a comparator output ra, signal input - to the clock frequency bus, and outputs - to the second inputs of the binary combinational adder and inputs of the digital-to-analog converter, the output of which Soi dinen with the input of the comparator. The drawing shows the structure of the electrical circuit of the device. The device contains a binary combination adder 1, the first inputs of which are connected to buses 2 control signals, digital-analog converter 3, comparator 4, register 5, information inputs of which are connected to the outputs of the binary combiner adder, the reset input to the output of the comparator, the signal input to the bus 6 clock frequencies, and outputs - to the second of the 232 inputs of the binary combination adder and inputs of the digital-analog converter, the output of which is connected to the input of the comparator. The device works as follows. We assume that register 5 is in the zero state, in which it is set by the previous reset signal. With a zero control code on buses 2 (code 00.0.0), register 5 is in the zero state, which corresponds to zero voltage at the output of the digital-to-analog converter 3. To generate output voltage levels with a multiplicity of one in synchronization with the clock frequency bus 2, you must submit a control code corresponding to the binary code (00..1). In this case, the control code must block the positive edge of the clock signal. At the instant of a positive clock edge, the result of registering the control code with the previous state of register 5 is written to register 5. In the case where the control code at the time of the forward clock datum corresponds to the binary code of the number one, in register 5 it accumulates at each cycle -e is a uniformly increasing amount, which causes a uniform increment of the step voltage at the output of the digital-to-analog converter 3, a multiple of one. If a certain step requires a step height that is a multiple of n, an integer of a natural row, then a binary code force n is applied to the input buses 2. As a result of the binary code n of the previous code, the binary code is written to it the number that causes the voltage to be incremented at the output of the digital-to-analog converter 3, is a multiple of section. The device allows obtaining steps with multiplicity n, where n is j2,32, where r is the number of bits of the control code. When the output stage 1M voltage reaches a certain threshold level, which determines the amplitude of the output signal, an output signal 3 is generated at the output of the omparator 4, which resets the register 5 to the initial state. Thus, the entered register provides intermediate storage of the amount, which is gradually increased by the number determined by the code arriving at the first input of the combinational adder. In this case, the sum can increase by any number from 1 to 2, where n is the code width at the output of adder 1. However, the actual value of the steps is from one to seven unit increments, and the number of steps in the output signal does not exceed eighty. The maximum possible number in register 5 may be thirty two, sixty four, and so on (n depending on the size) and does not coincide with the number of characters per line or the number of information lines on the screen. To provide a certain raster size and exclude 234 characters from escaping the screen, the amplitude of the output signal must be constant, which is achieved by resetting the register 5 to the zero state with a signal from the output of the voltage comparator 4, which generates this signal when the output signal reaches a certain level. This sets the period of the output signals, and the duration of each degree is determined by the period of the clock pulses received at the third input of register 5. Thus, a new set of features of the proposed generator ensures the formation of a constant amplitude output signal with discrete varying steps, from which the output signal is synthesized and, therefore, the goal is achieved.