Изобретение огносигс к полупроводниковой электронике и вычислительной технике и может быть использовано при построении устрюйсгв, выполненных на основе комплементарной МДП технс«огии Известен дешифратор, содержащий -канальные и р-канальные транзисторы , плюсовую и минусовую шины питани , щ -адресных входов и 2 выходов ij. Однако данный дешифратор обладает низшим быстродействием. Наиболее близким техническим решением к изобретению вл етс дешифратор содержащий сгробирующий и m -адресны парафазных входов, 2 выходов, п -канальные транзисторы и 2 групп па раплепьно соединенных р канапьнык гранзисторов ,причем в каждой из 2 групп исто ки р-канальных транзисторов соединены межау собой и поаключены к плюсовой шине, а их стоки подключены к соответствующим выходам дешифратора 2 . Дешифраторы подобного типа, облада хорошим быстродействием, требуют дл реализации логических функций ботьшого числа транзисторов, что усложн ет устройство и увеличивает потребл емую им мощность. Целью изобретени вл етс упрощение дешифратора и снижение потребл ем им мощности, Указанна цель достигаетс тем, что дешифратор, содержащий стробирующий и hi адресных парафазных входов, 2 выходов,И -канальных транзисторов и 2 групп параллельно соединенных р-канальных транзисторов, причем в каж дой из 2 групп истоки р-канальных транзисторов соединены между собой и подключены к плюсовой шине, а их стоки подключены к плюсовой шине, а их стоки подключены к соответствующим выходам дешифратора, п -канальные транз.исторы разделе11ы на m +1 групп по 2 транзисторов в каждой i -и группе, причем истокП -канального транзистора первой группы подключен к минусовой шине, сток каждого Г) -каналь ного транзистора в каждой i -и группе, кроме группы (wi+lj-й- подключен к истокам двух л-канальных транзисторов группы (i и ,-а каждый j -и сток каждого из двух -канальных транзисторов группы (т+1)-й группы Подключен к выходу j -{2 +1) дешифра тора. На чертеже приведена принципиальна электрическа схема предлагаемого дешифратора . Дешифратор содержит плюсовую шину 1, минусовую шину 2, стробирующий вход 3 ,т -парафазных пр мых входов 4-1-4- ГЦ и инверсных входов 5-1-5- im , подключенных к каждой их 2 групп 6-1-6-2 , содержащих по W -параллельно соединенны р-канальных транзисторов, истоки 7-1-7-2 , которых подключены к плюсовой шине 1, а стоки 8-1-8-2 - к выходам 9-1-92 дешифратора, группы 10-1-10 (т+1) И -канальных транзисторов, истоки 11-1-11-2 которых подключены к стокам 12-1-12-2 последовательно соединенных У -канальных транзисторов. Дешифратор работает следующим образом . При подаче на -стробирующий вход 3 логического уровн О на всех выходах дешифратора по вл етс логический уровень 1 (дешифратор заперт). При этом единственный -канальный транзистор группы 10-1 заперт, а р-канальные транзисторы, управл емые от стробирую щего входа 3, во всех группах 6-1-6-2 открыты, и через них на выходы 9-19-2 передаетс напр жение плюсовой шины 1 источника питани . В рабочем режиме, когда на строби- руюший вход 3 подан логический уровень 1, единственный п -канальный транзистор группы 10-1 посто нно открыт, и напр жение на его стоке 12-1 равно напр жению минусовой шины 2 источника пиганч , а р-канальные транзисторы, управл емые стробирующим входом 3,БО Всех группах 6-l-6- 2 посто нно заперты,Когда на адресные парафазные входы 4-1, 5-1, 4- кп , 5- m подана произвольна комбинаци двоичного кода, среди групп р-канальных транзисторов 6-1-6-2 выбираетс одна единственна группа 6- i , в которой все транзисторы оказываютс запертыми. Таким образом, выбранный выход G-ii изолируетс от плюсовой шины 1 источника питани , в то врем как каждый из остальных выходов 9- j ( j 1 ) соединен с шиной 1 через хот бы один открытый транзистор в соответствующей групп по 6- i . Предлагаемый режим обеспечиваетс . соответствующим подключением затворов р-канальных транзисторов к парафазным входам. 31О Как следует на схемы п -канальные гранзисгоры. образуют древовидную струк туру, причем сток каждого транзистора 12-к Б группе 10-/-. подключен к истокам 11-2к и 11-(2к.1) двух транзис торов в rpyrftie 10- (f+1). Эти два транзистора управл ютс от парафазного входа 4-, 5-i , и, следовательно, при любой входной комбинации двоичного кода всегда один из них заперт, а второй открыт. Благодар такому включению под воздействием входной комбинации двоичного кода в группах 10-2-10 (м+1) образуетс цепочка из открытых транзисторов, соедин юща выбранный выход 9-1 со стоком 12-1 открытого транзистора группы 10-1, а следовательно и с минусовой шиной 2 источника питани . Так как, кроме того, выбранный выход 9- 1 изолирован от плюсовой шины источника питани то на этом выходе по вл етс логический уровень О (соответствующий напр жению минусовой щины 2 источника питани ), На пути любого другого выхода 9 (j:(4 ) к минусовой шино найдетс хот бы один запертый п -канальный транзистор { хот бы в одной из групп 10-2-10-(m+1), и поэтому все выходы кроме выбранного 9-1 , изоаированы о минусовой шины. Кроме того, все выходь1 9-1-9-W соединены с плюсов1й щиной 1 и на них по вл етс логический уровень 1, соответствующий напр жению этой шины. Преимущество предлагаемой схемы заключаетс в том, что в ней каждый И -канальный транзистор в группах 10-1-10-Ш обслуживает не один, как в известной, а несколько выходов, В частности, единственный транзистор группы 10-1 обслуживает все 2 вых1 дов, каждый из двух транзисторов группы 10-2 обслуживает по выходов и т,д. Благодар этому число «-канальных транзисторов в предлагаемой схеме де90 шифратора щ -разр дного кода со стробированием составл ет - 1 против 2 (т+1) в дешифраторе-прототипе. При ги 5, например, эти числа равны соответственно 63 и 192, Число р-канальных транзисторов в обоих схемах в инаково и равн1 2: . Чгм +1), Уменьшение общего числа транзисторов позвол ет сократить зан тую ими ппошадь кристалла и упростить электрические св зи. Потребл ема динамическа мощность (т,е, оищость, рассеиваема при переключени х схемы) в предлагаемом дешифраторе Меньше, чем в известнее по с едук щим причинам. Как известно, логачеснше схемы на комплементарных МДП-транзисторах в статическом режиме потребл ют весьма незначительную мощность, В динамическом режиме потребл ема мощность возрастает пропорционально частоте переключени , причем заметную долю прироста мощности определ ют сквозные броски тока от плюсовой щины питани к минусовой через переключающиес ,вентили, В известной схеме при переходе от ранее выбранного 1-го к вновь И11бранному j -му выходу броски тока возникают как в 1 -м, так и в j -м вентил х , креме того, броски возможны также и в других вентил х, что заи1сит от сочетани единичных и нулевых уровней в предыдущей i -и и следующей j -и входных комбинаци х двоичного кода, а также от задержек распространени управл ющих сигналов в схеме. В предлагаем дешифраторе, независимо от действи перечисленных причин , дл броска тока существует лишь один путь, проход щий через единственный транзистор группы 10-1 и поэтому ток, потребл емый ог источника питани в переходном режиме, меньше, чем в извёстн1 л дешифраторе.The invention of ognosigs to semiconductor electronics and computer technology can be used to build devices based on complementary MIS technology. A decoder is known that contains channel and p-channel transistors, plus and minus power buses, u-address inputs and 2 outputs ij . However, this decoder has the lowest speed. The closest technical solution to the invention is a decoder containing groping and m-address paraphase inputs, 2 outputs, n-channel transistors and 2 groups of pa-connected connectors, kanapunky granzistors, and in each of the 2 source groups of p-channel transistors are interconnected and connected to the positive bus, and their drains are connected to the corresponding outputs of the decoder 2. Decoders of this type, with good speed, require the bot number of transistors to implement the logical functions, which complicates the device and increases the power it consumes. The aim of the invention is to simplify the decoder and reduce its power consumption. This goal is achieved by the fact that the decoder contains strobe and hi address paraphase inputs, 2 outputs, AND channel transistors and 2 groups of parallel-connected p-channel transistors, and each From 2 groups, the sources of p-channel transistors are interconnected and connected to the positive bus, and their drains are connected to the positive bus, and their drains are connected to the corresponding outputs of the decoder, n-channel transistors section 11y into m +1 groups about 2 transistors in each i - and group, with the source of the P-channel transistor of the first group connected to the minus bus, the drain of each T) channel transistor in each i -and group, except for the group (wi + lj -th- connected to the sources of two l-channel transistors of the group (i and, -a each j -and the drain of each of the two-channel transistors of the group (t + 1) -th group connected to the output j - {2 +1) of the decryptor. The drawing shows a circuit diagram the proposed decoder. The decoder contains a plus bus 1, a minus bus 2, a gate input 3, t-paraphase direct inputs 4-1-4-HZ and inverse inputs 5-1-5-im connected to each of their 2 groups 6-1-6- 2, containing on W-parallel-connected p-channel transistors, sources 7-1-7-2, which are connected to the positive bus 1, and drains 8-1-8-2 - to the outputs 9-1-92 of the decoder, group 10 -1-10 (t + 1) AND -channel transistors, the sources 11-1-11-2 of which are connected to the drains 12-1-12-2 of series-connected Y -channel transistors. The decoder works as follows. When a logical level O is applied to the gating input 3, logical level 1 appears at all outputs of the decoder (the decoder is locked). In this case, a single-channel transistor of group 10-1 is locked, and p-channel transistors controlled from gate input 3 are open in all groups 6-1-6-2, and through them 9-19-2 is transmitted live plus bus 1 power supply. In the operating mode, when logic gate 1 is applied to the gateway 3, the only n-channel transistor of group 10-1 is constantly open, and the voltage on its drain 12-1 is equal to the voltage of the minus bus 2 of the source of pigments, and channel transistors controlled by the gate input 3, BO All 6-l-6-2 groups are permanently locked, When an arbitrary combination of binary code is applied to the address paraphase inputs 4-1, 5-1, 4-kp, 5-m groups of p-channel transistors 6-1-6-2 select one single group 6-i, in which all transistors turn out to be rtymi. Thus, the selected output G-ii is isolated from the positive power supply bus 1, while each of the remaining outputs 9-j (j 1) is connected to bus 1 via at least one open transistor in the corresponding groups of 6-i. The proposed mode is provided. corresponding connection of the gates of the p-channel transistors to the paraphase inputs. 31O As follows on the scheme n-channel granzsgory. form a tree structure, with the drain of each transistor 12-to B group 10 - / -. connected to sources 11-2k and 11- (2k.1) of two transistors in the rpyrftie 10- (f + 1). These two transistors are controlled from the para- phase input 4-, 5-i, and therefore, for any input combination of a binary code, one of them is always locked and the second is open. Due to this inclusion, under the influence of the input binary code combination, in groups of 10-2-10 (m + 1), a chain of open transistors is formed, connecting the selected output 9-1 to the drain 12-1 of the open transistor of group 10-1, and consequently with minus bus 2 power supply. Since, in addition, the selected output 9-1 is isolated from the positive power supply bus, a logic level O (corresponding to the voltage of negative 2 of the power supply) appears at this output. In the way of any other output 9 (j: (4) at least one locked n-channel transistor {at least in one of the 10-2-10- (m + 1) groups will be found to the negative busbar, and therefore all outputs except the selected 9-1 are isolated on the negative bus. In addition, all exit1 9-1-9-W are connected to positive 1, and logic level 1 appears on them, corresponding to the voltage of this w The advantage of the proposed scheme is that each AND-channel transistor in groups 10-1-10-Ш serves not one, as in the well-known, but several outputs, In particular, the only transistor of group 10-1 serves all 2 outputs, each of the two transistors of group 10-2 serves for outputs and t, e. Thanks to this, the number of "-channel transistors in the proposed encoder circuit 90 of a u-discharge code with gating is 1 to 2 (t + 1) v prototype decoder. When gi 5, for example, these numbers are respectively 63 and 192, the number of p-channel transistors in both circuits is different and equals 1:. FGM + 1), Reducing the total number of transistors allows them to reduce the cost of the crystal and simplify the electrical connections. Consumed dynamic power (t, e, food, dissipated when switching circuits) in the proposed decoder Less than more known for the most eminent reasons. As is well known, logically circuits on complementary MOSFETs in static mode consume very little power. In dynamic mode, the power consumed increases in proportion to the switching frequency, and through current surges from the positive to negative power supply through a switchable valve determine a significant share of power gain In the well-known scheme, when switching from the previously selected 1st to the newly selected jth output, current surges occur in both the 1st and jth valves, in addition, throws are also possible and in other gates, which is from the combination of single and zero levels in the previous i and next j and input binary code combinations, as well as from the propagation delays of the control signals in the circuit. In the offer of a decoder, regardless of the reasons listed, there is only one way to inject current, passing through a single transistor of group 10-1 and therefore the current consumed by the power supply in a transient mode is less than in a well-known decoder.