SU1075261A1 - Device for distributing jobs in computer network - Google Patents
Device for distributing jobs in computer network Download PDFInfo
- Publication number
- SU1075261A1 SU1075261A1 SU823496502A SU3496502A SU1075261A1 SU 1075261 A1 SU1075261 A1 SU 1075261A1 SU 823496502 A SU823496502 A SU 823496502A SU 3496502 A SU3496502 A SU 3496502A SU 1075261 A1 SU1075261 A1 SU 1075261A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- inputs
- output
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ В СЕТЯХ ЭЛЕКТРОННЫХ ВЕМИСЛИТЕЛЬНЙХ МАШИН, содержащее блок управлени , первый регистр, первую группу элементов И, первую группу элементов ИЛИ, первую группу регистров, единичные входы которых подключены к- первой группе входов устройства, единичные входы разр дов регистров первой группы соединены с первой группой входов блока управлени , единичные выходы разр дов первого регистра соединены с первыми входами элементов И первой группы, первый тактовый выход блока управлени подключен к управл ющему входу первого регистра, вход управлени записью которого соединен с выходом разрешени блока управлени , информационные входы первого регистра соединены с первой группой входов устройста, и с второй группой входов блока управлени , отличающеес тем, что, с целью расширени области применени , в него введены первый элемент И, перва , втора , треть , четверта , п та и шеста группы блоков элементов И, втора группа элементов И, элемент ИЛИ, счетчик, блок пам ти, дешифратор, группа блоков регистров, группа блокЪв элементов ИЛИ, группа сумматоров, втора , треть и четверта группы регист-: (ров, второй и третий регистры и блок выделени экстремального числа, причем нулевые выходы разр де первого регистра соединены с входами первого элемента И, выход которого подключен к первым входам блоков элементов И первой группы, к первому входу блока выделени экстремального числа, к входу сброса счетчика, к входу запуска блока управлени , ну левые выходы р.азр дов j-ro регистра первой группы соединены с первыми входами j-ro элемента И первой груп ,пы, единичные выходы разр дов этого регистра соединены с первыми входами j-rro блока элементов И второй группы, выход j-ro блока элементов И второй группы подключен,, к входу J-ro элемента ИЛИ первой группы, «Л выход которого соединен с первым с входом J-ro элемента И второй груп|пы , выход которого подключен к ну-левому входу J-ro разр да первого регистра и к первому входу J-го эле;Мента И третьей группы, выход которого соединен с нулевым входом J-ro регистра первой группы, и J-й вход третьей группы входов уст :ройства подключен к входу i-ro блоел Ю ка регистров группы, выход которого :Соединен с первыми входами i-ro блока элементов и четвертой группы, о: выходы которых подключены к входам 1-го блока элементов ИЛИ второй группы, выход которого подключен к первому входу i-ro сумматора-группы, четверта группа входов устройства соединена с входами регистров второй группы, выход i-ro регистра которой подключен к второму входу i-ro сумматора группы, выходы сумматоров группы соединены с группой входов блока выделени экстремального числа, перва группа выходов которого подключена к перзым входам блоков элементов И п той группы, выходы которых соединены с входами1. DEVICE FOR JOB DISTRIBUTION IN ELECTRONIC AND WELDING-ELECTRON MACHINE NETWORKS, containing control unit, first register, first group of elements AND, first group of elements OR, first group of registers, single inputs of which are connected to — the first group of device inputs, single inputs of bits of registers of the first the groups are connected to the first group of inputs of the control unit, the unit outputs of the bits of the first register are connected to the first inputs of the AND elements of the first group, the first clock output of the control unit is connected to the control The first input of the register, whose recording control input is connected to the resolution output of the control unit, the information inputs of the first register are connected to the first group of inputs of the device, and the second group of inputs of the control unit, characterized in that, in order to expand the scope, the first AND element, first, second, third, fourth, fifth and sixth group of AND block groups, second AND group of elements, OR element, counter, memory block, decoder, group of register blocks, group of OR blocks, g ruppa adders, second, third and fourth groups of regist-: (mat, second and third registers and an extremal number allocation block, with zero outputs of the first register connected to the inputs of the first And element, the output of which is connected to the first inputs of the And elements of the first group , to the first input of the allocation block of an extreme number, to the reset input of the counter, to the start input of the control unit, the zero outputs of the arrays of the j-ro register of the first group are connected to the first inputs of the j-ro element And the first group, single outputsThis register is connected to the first inputs of the j-rro block of elements AND the second group, the output of the j-ro block of elements AND the second group is connected ,, to the input of the J-ro of the element OR of the first group, "L output of which is connected to the first with the input of J-ro the element And the second group | ny, the output of which is connected to the zero input of the Jth bit of the first register and to the first input of the Jth ele; Ment I of the third group, the output of which is connected to the zero input of the Jthro register of the first group, and J-th input of the third group of inputs of the device: the device is connected to the input of the i-ro block Yu ka of the registers of the group one: connected to the first inputs of the i-ro block of elements and the fourth group, o: the outputs of which are connected to the inputs of the 1st block of elements OR of the second group, the output of which is connected to the first input of the i-ro adder group, the fourth group of inputs of the device is connected to the inputs of the registers of the second group, the output of the i-ro register of which is connected to the second input of the i-ro adder of the group, the outputs of the adders of the group are connected to the group of inputs of the allocation block of the extremal number, the first group of outputs of which are connected to the perm inputs of the blocks of the AND elements of the group, whose outputs are connected to inputs
Description
регистров третьей группы, выходы которых соединены с 1вторыми входами соответствующих блоков элементов И первой группы, втора группа выходо блока выделени экстремального числа .подключена к первым входгм блоков элементов И шестой группы, выхо ды которых соединены с входами ре1 истров четвертой группы, выходы которых соединены с вторыми входами соответствующих блоков элементов И первой группы, вход пуска блока пам ти соединен со счетным входом счетчика, выход которого соединен, с адресным входом блока пам ти,выхо которого подключен к входу дешифратора , J-й выход которого соединен с вторым входом j-ro блока элементо И второй группы, с вторым входом j-ro блока элементов И третьей группы , с вторым входом j-ro элемента И первой группы, с вторыми входами j-ro блока элементов И п той и.шестой групп, с вторым входом j-ro бло ка элементов И четвертой группы, выходы элементов И первой группы подключены к входам элемента ИЛИ, выход которого соединен с входом останова блока управлени , п та группа входов устройства подключена к входу второго регистра, выход которого подключен к второму входу соответствующего блока элементов И первой группы, шеста группа входов устройства подключена к входу третьего регистра, выход которого соединен с вторым входом соответствующего блока элементов И первой группы, выходы которой подключены к группе выходов устройства, первый тактовый выход блока управлени соединен с вторым входом блока выделени экстремального числа, счетный вход счетчика соединен с вторым тактовым выходом блока управлени , сигнальный выход блока управлени соединен с выходом устройстваregisters of the third group, the outputs of which are connected to the first inputs of the corresponding blocks of elements AND of the first group, the second group of outputs of the block for allocating an extremum number. Connected to the first inputs of blocks of elements AND of the sixth group, the outputs of which are connected to the inputs of pe1 sources of the fourth group, the outputs of which are connected to the second inputs of the corresponding blocks of elements AND of the first group, the start-up input of the memory block is connected to the counting input of the counter, the output of which is connected, to the address input of the memory block, the output of which is connected to the input of the decoder, the Jth output of which is connected to the second input of the j-ro block of the element I of the second group, to the second input of the j-ro block of elements of the third group, to the second input of the j-ro element of the first group, with second inputs of the j-ro the block of elements of the fifth and sixth groups, with the second input of the j-ro block of elements of the fourth group, the outputs of the elements of the first group are connected to the inputs of the OR element, the output of which is connected to the stop input of the control unit, the fifth group of device inputs are connected to the input of the second register, the output of which is connected to the second input ode of the corresponding block of elements AND of the first group, pole of the group of inputs of the device connected to the input of the third register, the output of which is connected to the second input of the corresponding block of elements of AND of the first group whose outputs are connected to the group of outputs of the device, the first clock output of the control unit is connected to the second input of the allocation unit extremal number, the counting counter input is connected to the second clock output of the control unit, the signal output of the control unit is connected to the output of the device
2. Устройство по П.1, о т ли чающеес тем, что блок2. The device according to claim 1, is it that the block
Управлени содержит элемент запрета-, первый и второй элементы И, первый, второй и третий элементы ИЛИ,первый и второй триггеры, формирователь импульсов, элемент сравнени , генератор импульсов и элемент НЕ, причем вход останова блока соединен с управл ющим входом элемента запрета и с первым входом первого элемента ИЛИ, выход которого подклю-чен к нулевому входу первого триггера , . нулевой выход которого соединен с первым входом первого элемента И, выход которого подключен к второму тактовому выходу блока и информационному входу элемента запрета , выход которого соединен с единичным входом первого триггера, единичный выход которого подключен к первому входу второго элемента И, второй вход которого-соединен с вторым входом первого элемента И и выходом генератора импульсов, перва группа входов элемента сравнени подключена к входам второго элемента ИЛИ, выход которого соединен с входом формировател импульсов , выход которого подключен к единичному входу второго триггера, единичный выход которого подключен к единичному входу второго триггера, единичный выход которого соединен с третьими входами первого и второго элементов И, выход элемента сравнени подключен к выходу разрешени блока И и к входу элемента НЕ, выход которого соединен с сигнальным выходом блока и с первым входом третьего элементаThe control contains a prohibit, first and second AND elements, first, second and third OR elements, first and second triggers, a pulse shaper, a comparison element, a pulse generator and a NOT element, with the stop input of the block connected to the control input of the prohibition element and the first input of the first OR element, the output of which is connected to the zero input of the first trigger,. the zero output of which is connected to the first input of the first element I, the output of which is connected to the second clock output of the block and the information input of the prohibition element, the output of which is connected to the single input of the first trigger, the single output of which is connected to the first input of the second element I, the second input of which is connected with the second input of the first element AND and the output of the pulse generator, the first group of inputs of the comparison element is connected to the inputs of the second OR element, the output of which is connected to the input of the pulse generator, The output of which is connected to the single input of the second flip-flop, the unit output of which is connected to the single input of the second flip-flop, the single output of which is connected to the third inputs of the first and second elements And, the output of the reference element is connected to the output of the resolution of the And block and to the input of the element NOT, the output of which is connected with signal output of the block and with the first input of the third element
,ИЛИ, второй вход которого подключен к второму входу первого элемента ИЛИ и к входу запуска блока, выход третьего элемента ИЛИ соединен с нулевым входом второго триггера , выход второго элемента И в-л етс первьм тактовым выходом блока , .перва группа входов блока соединена с второй группой входов элемента сравнени .OR, the second input of which is connected to the second input of the first element OR to the start input of the block, the output of the third element OR is connected to the zero input of the second trigger, the output of the second element AND the first clock output of the block, the first group of inputs of the block is connected to the second group of inputs of the comparison element.
Изобретение относитс к вычислительной технике, в частности к устройствам управлени в сет х электронных вычислительных машин (ЭВМ).The invention relates to computing, in particular, to control devices in networks of electronic computers.
Известно устройство дл управлени управл нмцей логической системой , содержащее групповые датчикисигнализаторы , групповые запоминающие триггеры, групповые клапаны подачи питани , подачи логических переменных и взаимного соединени логичесхих схем и универсальный логический блок DI3A device for controlling a logic system is known, comprising group sensors, sensors, group memory triggers, group power supply valves, logic variables supply and interconnection of logic circuits, and a universal logic unit DI3
Недостатком устройства вл етс The disadvantage of the device is
низкое быстродействие.low speed.
Наиболее близким техническим решением к изобретению вл етс устройство дл распределени заданий процессором, содержащее блок управлени поиском и распределением, кThe closest technical solution to the invention is a device for distributing tasks by a processor, comprising a search and distribution control unit, to
первому входу которого подключен выход элемента ИЛИ окончани распределени , к второму входу, блока управлени поиском и распределением подсоединены внходы регистра готовности процессоров, а к третьему входу - шины необходимого числа процессоров . Первый выход блока управлени подсоединен к входу, управ- i л ющему приемом кода в регистр сдвига, второй выход подсоединен к входу, управл ющему сдвигом регистра сдвига, третий выхОд блока управлени подсоединен к шине отказа от распределени задани , выходы регистра сдвига подключены к входам элемента ИЛИ окончани распределени и к первым входам элементов И каждой из (по числу процессоров J групп, к вторым входам каждой группы элементов И подключены соответствующие выходы регистра готовности, к третьим входам элементов И подключены шины номера задани , к выходам каждой группы элементов И подключены входы соответствующих -элементов ИЛИ, выходы которых подсоединены к нулевым входам соответствующих триггеров регистра сдвига и регистра готовности, к входам процессоров подключены выходы соответствующих групп элементов И, а выходы процессоров подсоединены к единичным вводам триггеров регистра готовности С23.the first input of which is connected to the output of the element OR the end of distribution, to the second input of the search and distribution control unit are connected the inputs of the processor readiness register, and to the third input - buses of the required number of processors. The first output of the control unit is connected to the input controlling the reception of the code in the shift register, the second output is connected to the input controlling the shift of the shift register, the third output of the control unit is connected to the fault of the reference distribution, the outputs of the shift register are connected to the inputs of the element OR end of distribution and to the first inputs of elements AND each of (according to the number of processors J groups, to the second inputs of each group of elements AND the corresponding outputs of the readiness register are connected, to the third inputs of the elements AND are connected buses of the task number, the outputs of each AND group of elements are connected to the inputs of the corresponding OR elements, the outputs of which are connected to the zero inputs of the corresponding triggers of the shift register and the ready register, the outputs of the corresponding groups of elements AND are connected to the processor inputs, and the outputs of the processors are connected to the single inputs of the register triggers readiness C23.
Недостатком известного устройства вл етс невозможность распределени заданий з сет х ЭВМ с учетом состо ни процессоров и минимального суммарного времени задержки на передачу данных о ожидании в очереди на выходе узла обработки.A disadvantage of the known device is the impossibility of distributing tasks from computer networks, taking into account the state of the processors and the minimum total delay time for transmitting data about waiting in the queue at the output of the processing node.
Целью изобретени вл етс расширение области пригленени устройства .The aim of the invention is to expand the area of congelation of the device.
Поставленна цель достигаетс тем, что в устройство дл . распределени заданий в сет х электронных вычислительных машин, содержащее блок управлени , первый регистр, первую группу элементов И, первую группу элементов ИЛИ, первую группу регистроб, единичные входы которых подключены к перврй группе входов устройства, единичные входы разр дов регистров первой группы соединены с первой группой входов блока управлени , единичные выхода разр дов первого регистра соединены с. первыми входами элементов И первой группы, первый тактовый выход блока управлени подключен к управл ющему входу первого регистра, вход управлени записью которого соединен с выходом разрешени блока управлени информационные входы первого регист соединены с первой группой входов устройства и с второй группой входов блока управлени , введены первыйThe goal is achieved by the fact that in the device for. distribution of tasks in the networks of electronic computers, containing a control unit, the first register, the first group of elements AND, the first group of elements OR, the first group of registers, the single inputs of which are connected to the first group of device inputs, the single inputs of the bits of the registers of the first group are connected to the first a group of inputs of the control unit; the unit outputs of the bits of the first register are connected to. the first inputs of the AND elements of the first group, the first clock output of the control unit is connected to the control input of the first register, the recording control input of which is connected to the resolution output of the control unit; the information inputs of the first register are connected to the first group of device inputs and the second group of inputs of the control unit;
:элемент И, перва , втора , треть , четверта , п та и шеста группы блоков элементов И, втора группа элементов-И, элемент ИЛИ, счетчик блок пам ти, дешифратор, группа блоков регистров, группа блоков элементов ИЛИ, группа сумматоров, втора , треть ки четверта группы регистров, второй и третий регистры и блок выделени экстремального числа, причем нулевые выходыразр дов первого ре|гистра соединены с входами первого лемента И, выход которого подключен к первым входам блоков элементов И первой группы, к первому входу блокаAND element, first, second, third, fourth, fifth and sixth group of AND blocks, second AND group, OR element, memory block counter, decoder, register block group, OR block group, adder group, second , the third of the fourth group of registers, the second and third registers, and the block for extremal number allocation, the zero outputs of the first register registers connected to the inputs of the first element AND, the output of which is connected to the first inputs of the blocks of elements AND of the first group, to the first input of the block
выделени экстремального- числа, к входу сброса счетчика, к входу запуска блока управлени , нулевые выходы разр дов j-ro регистра первой группы соединены с первыми входами j-ro элемента И первой группы, единичные выходы разр5щов этого регистра соединены с первыми входами J-ro блока элементов И второй группы, выход j-ro блока элементов И второй группы подключен к входу j-ro элемен та ИЛИ первой группы, выход которого соединен с первым входом j-ro .элемента И второй группы, выход кото рого подключен к нулевому входу j-ro разр да первого регистра и к первому входу j-ro элемента И третьей группы , выход которого соединен с нулевым входом j-ro регистра первой груп пы, j-й вход третьей группы входов устройства подключен к входу i-ro блока регистров группы, выход которого соединен с nepabfflira входами i-ro блока элементов И четвертой группы, выходы которых подключены к входам i-To блока элементов ИЛИ второй группы, выход которого подключен к первому входу i-ro сумматора группы, четверта группа входов устройства соединена с входами регистров второй группы, выход i-ro регистра которой подключен к второму входу i-ro сумматора группы, выходы /сумматоров группы соединены с группой входов блока выделени экстремального числа, перва группа выходов которого подключена к первым входам блоков элементов И п той группы, выходы которых соединены с входами регистров третьей группыj выходы которых соединены с вторыми входами соответствующих блоков элементов И первой группы, втора группа выходов блока выделени экстремального числа подключена к первым входам блоков элементов И шестой группы, выходы которых соединены с входами регистров четвертой группы, выходы которых соединены с вторыми входами соответствующих блоков элементов И первой группы, вход пуска блока пам ти соединен со счетнымallocation of extremal numbers to the reset input of the counter, to the start input of the control unit, zero outputs of the j-ro bits of the first group of the register are connected to the first inputs of the j-ro element of the first group, single outputs of the bit of this register are connected to the first inputs of the J-ro block of elements AND of the second group, the output of the j-ro block of elements AND of the second group is connected to the input of the j-ro element OR of the first group, the output of which is connected to the first input of the j-ro element And the second group, the output of which is connected to the zero input j -ro bit of the first register and to the first To the input of the j-ro element of the third group, the output of which is connected to the zero input of the j-ro register of the first group, the jth input of the third group of device inputs is connected to the input of the i-ro block of group registers, the output of which is connected to the nepabfflira inputs i- ro block of elements AND the fourth group, the outputs of which are connected to the inputs of the i-To block of the elements OR of the second group, the output of which is connected to the first input of the i-ro adder group, the fourth group of device inputs connected to the inputs of the registers of the second group, the output of the i-ro register connected to the second input The i-ro group adder, the outputs / group adders are connected to the group of inputs of the extremal number allocation unit, the first group of outputs of which is connected to the first inputs of blocks of elements And the fifth group, whose outputs are connected to the inputs of registers of the third group j whose outputs are connected to the second inputs of the corresponding blocks elements of the first group, the second group of outputs of the block of extremal number selection is connected to the first inputs of blocks of elements of the sixth group, the outputs of which are connected to the inputs of registers of the fourth group nN, whose outputs are connected to second inputs of respective units and elements of the first group unit start input memory connected to the counting
входом счетчика; выход которого соединен с адресным входом блока пам ти, выход которого подключен к входу дешифратора, J-ый выход которого соединен с вторым входом j-ro блока элементов И второй группы, с вторым входом j-ro блока элементов И третьей группы, с вторым входом J-ro элемента И первой группы, с вторыми входами J-ro блока элементо И п той и шестой групп, с втором входом j-ro блока элементов И чехвертой группы, выходы элементов И первой группы подключены к входам элемента ИЛИ, выход которого соединен с входом останова блока управлени , п та группа входов устройства подключена к входу второго реги1;тра , выход которого подключен к втрому входу соответствующего блока эcounter input; the output of which is connected to the address input of the memory block, the output of which is connected to the input of the decoder, the Jth output of which is connected to the second input of the j-ro block of elements AND of the second group, to the second input j-ro of the block of elements AND of the third group, with the second input J-ro of the element of the first group, with the second inputs of the J-ro block of the elements of the fifth and sixth groups, with the second input of the j-ro block of elements of the AND quadrant group, outputs of the AND elements of the first group are connected to the inputs of the OR element, the output of which is connected to control unit stop input, five groups of inputs oystva connected to the input of the second regi1; tra whose output is connected to the corresponding e vtromu entry unit
ментов И первой Г)уппы, шеста груп входов устройства подключена к входу третьего регистра, выход которого соединен с вторым входом соответствующего блока элементов И первой группы, вьохсды которойподключены к группе выходов устройства первый тактовый выход блока управлени соединен с вторым входом блока выделени экстремального числа, счетный вход счетчика соединен с вторым тактовым выходом блока управлени , сигнальный выход блокад управлени соединен с выходом уст-. ройства.And the first D), the pole of the device input groups is connected to the input of the third register, the output of which is connected to the second input of the corresponding block of elements AND of the first group, which connects to the device output group, the first clock output of the control unit is connected to the second input of the extreme number allocation unit, the counter input of the counter is connected to the second clock output of the control unit, the signal output of the control units is connected to the output of the device. roystva
Блок управлени содержит элемент запрета, первый и второй элементы И, первый, второй и третий элементы ИЛИ, первый и второй триггеры, формирователь импульсов, элемент сравнени , гейератор импульсов и элемент НЕ, причем вход останова блока соединен с управл ющим входом элемента запрета и с первым входом первого элемента ИЛИ, выход которого подключен к нулевому входу первого триггера, нулевой выход которого соединен с первйм входом первого элемента И, выход которого подключен к второму тактовому выходу блока и информационному входу элемента запрета, выход которого соединен с единичным входом первого триггера, единичный выход которого подключен к -первому входу второго элемента И, второй вход которого соединен с вторым входом первого элемента И, и с вьаходом генератора импульсов, перва группа входов элемента сравнени подключена к входам второго элемента ИЛИ, выход которого соединен с входом формировател импульсов,выход которого подключен к единичному входу второго триггера, единичный выход которого .подключен к единичному входу второго триггера, единичный выход которого соединен с третьими входа The control unit contains the inhibit element, the first and second AND elements, the first, second and third OR elements, the first and second triggers, the pulse shaper, the reference element, the pulse geyator and the NO element, with the stop input of the block connected to the control input of the inhibit element and the first input of the first element OR, the output of which is connected to the zero input of the first trigger, the zero output of which is connected to the first input of the first element AND whose output is connected to the second clock output of the block and the information input element The prohibition, the output of which is connected to the single input of the first trigger, whose single output is connected to the first input of the second element And the second input of which is connected to the second input of the first element And, and to the input of the pulse generator, is connected to the inputs of the second the OR element, the output of which is connected to the input of the pulse generator, the output of which is connected to the single input of the second flip-flop, the single output of which is connected to the single input of the second flip-flop, the single output to the second is connected to the third input
ми первого и второго элементов И, выход элемента сравнени подключен к выходу разрешени блока И и к входу элемента НЕ, выход которого соединен с сигнальным выходом блок и с первым входом третьего элемента ИЛ1Г, второй вход которого подключен к второму входу первого элемента ИЛИ и к входу запуска блока, выход третьего .элемента ИЛИ соединен с нулевым входом второго триггера, выход второго элемента И вл етс первым тактовым выходом блоки, перва группа входов блока соединена с второй группой входов элементов сравнени .The first and second elements And, the output of the comparison element is connected to the output of the resolution of the block And to the input of the element NOT, the output of which is connected to the signal output of the block and to the first input of the third element IL1G, the second input of which is connected to the second input of the first element OR and to the input the start of the block, the output of the third element OR is connected to the zero input of the second trigger, the output of the second element I is the first clock output of the blocks, the first group of inputs of the block is connected to the second group of inputs of the comparison elements.
На фиг.. 1 приведена структурна схема устройства} на фиг. 2 - структурна схема блока Ез выделени экстремального числа из разр дных двоичных чисел; на фиг. 3 - временна диаграмма работы устройства.FIG. 1 shows a block diagram of the device} in FIG. 2 is a block diagram of the block Ez for extracting an extremal number from bit binary numbers; in fig. 3 - time diagram of the device.
I Устройство содержит блок 1 управлени , группу регистров 2, элемент И 3, регистр 4, группу элементов И I The device contains a control unit 1, a group of registers 2, an element AND 3, a register 4, a group of elements AND
группу элементов ИЛИ б, группы блоков элементов И 7 и 8, группу элементов И 9, элемент ИЛИ 10, счетчик 11, блок 12 пам ти, дешифратор 13, группу блоков регистров 14, третью группу блоков элементов И 15, группу блоков элементов ИЛИ 16, группу сумматоров 17, группу регистров 18, блок 19 выделени group of elements OR b, groups of blocks of elements AND 7 and 8, group of elements AND 9, element OR 10, counter 11, block 12 of memory, decoder 13, group of blocks of registers 14, third group of blocks of elements 15, group of blocks of elements OR 16 , group of adders 17, group of registers 18, block 19 allocation
(Экстремального числа, группы блоков элементов И 20 и 21, регистры 22 к 23, блоки регистров 24 и 25, группу блоков элементов И 26, элемент 27 запрета, элемент И 28, второй элемент ИЛИ 29, триггер 30, элемент ИЛИ 31, формирователь 32 импульсов, элемент 33 сравнени , элемент ИЛИ 34, триггер 35, элемент И 36, генератор 37 импульсов, элемент НЕ 38.(Extreme numbers, groups of blocks of elements AND 20 and 21, registers 22 to 23, blocks of registers 24 and 25, groups of blocks of elements AND 26, element 27 prohibition, element AND 28, second element OR 29, trigger 30, element OR 31, driver 32 pulses, the element 33 of comparison, the element OR 34, the trigger 35, the element AND 36, the generator of 37 pulses, the element NOT 38.
На фиг. 2 изображен блок регистров 39, группа поразр дных уэлов 40 анализа, третий, четвертый и п тый блоки элементов И 41-43, второй и третий блоки элементов ИЛИ 44 и 45, блок триггеров 46, блок элементов И-НВ 47, четвертый блок элементов ИЛИ 48, шестой блок элементов И 49, первый и второй блок входов 50 и 51, выход 52, третий блок вхо . дов 53, группу блоков входов 54, четвертый и п тый блоки входов 55 и 56 и блок выходов 57 устройства, первый и второй блоки выходов 58 и 59, первый вход 60, группу блоков входов 61 и второй вход 62 блока 19 выделени экстремального числа.FIG. 2 shows a block of registers 39, a group of bit analysis parks 40, a third, fourth and fifth block of elements AND 41-43, a second and third block of elements OR 44 and 45, a block of flip-flops 46, a block of elements AND-HB 47, a fourth block of elements OR 48, the sixth block of elements And 49, the first and second block of inputs 50 and 51, output 52, the third block of the input. Dips 53, a group of input blocks 54, the fourth and fifth blocks of inputs 55 and 56, and a block of device outputs 57, the first and second blocks of outputs 58 and 59, the first input 60, a group of input blocks 61, and the second input 62 of the extremal number allocation unit 19.
Устройство работает следующим обраэом.The device works as follows.
В исходном состо нии в J-M регистре 2 готовности хран тс данные о готовности к работе процессоров J-ro узла обработки, в i-м регистре 18 очереди хранитс код времениIn the initial state, in the J-M readiness register 2, data about the availability of the processing unit of the processing node Jro are stored, the i-th register 18 of the queue stores the time code
ожиданп в очередипри передаче данных к i-му узлу обработки, а в iJ-M регистре 14 задержки хранитс код минимального времени задержки при передаче данных из i-ro в J-й узел обработки. Триггеры 30, 35 и 46, счетчики 11 и регистры 4, 22 25 и 39 наход тс в нулевом состо НИИ . Блок 12 содержит 1 чеек, в каждой из которых записан код номера узла, на котором возможна обра ботка задани . Коды номеров узлов .могут быть упор дочены, например, по удаленности от данного узла обработки .waiting in queue when sending data to the i-th processing node, and iJ-M delay register 14 stores the code of the minimum delay time when transferring data from i-ro to the J-th processing node. Triggers 30, 35, and 46, counters 11, and registers 4, 22, 25, and 39 are in zero state. Block 12 contains 1 cells, each of which contains a code for the node number on which the task can be processed. Codes of node numbers. Can be ordered, for example, by distance from this processing node.
Устройство обеспечивает формирование заголовка задани , включающег номер задани ; исходные данные дл его обработки, номер соседнего узла и код минимального времени задержки при передаче данных из данного узла в узел назначени дл j-ro узла назначени .The device provides the formation of the task header, including the task number; the source data for its processing, the number of the neighboring node and the code of the minimum delay time for transferring data from this node to the destination node for the j node of the destination node.
В работе устройства можно выделить три этапа.The device can be divided into three stages.
Напервом этапе проводитс провека возможности выполнени задани в сети ЭВМ и прием задани на обслуживание . По входам 50 код необходимог дл выполнени задани числа процессоров (одному процессору соответст|вует один разр д кода числа) поступает на входаз элемента ИЛИ 31 и на первые входы элемента 33 сравнени . Одновременно по входам 55 и 56 соответственно поступает код номера задани {записываетс в регист 22 и код исходных данных (в регистр 23 ). При этом на выходе элемента ИЛИ 31 по вл етс сигнал, который через формирователь 32 импульсов (фиг.. 3 а - выход формировател ) устанавливает триггер 35 пуска (фиг.Зе - единичный выход триггера в единичное состо ние. На вторые входы элемента 33 сравнени поступает с регистров 2 код количества свободных процессоров. Если количество свободных процессоров меньше количества необходимых дл выполнени задани , то на выходе элемента НЕ 38 и выходе 52 по вл етс сигнал отказа от выполнени задани , который через элемент ИЛИ 34 сбрасывает триггер 35 пуска в нулевое состо ние.In the first stage, the possibility of performing a task in a computer network and receiving a service task is carried out. For inputs 50, the code needed to perform the task of the number of processors (one processor corresponds to one bit of the number code) goes to the input of the OR element 31 and to the first inputs of the comparison element 33. At the same time, the task number code {is written to register 22 and the source data code (to register 23) at inputs 55 and 56, respectively. At the same time, a signal appears at the output of the element OR 31, which through the pulse shaper 32 (Fig. 3a - shaper output) sets the trigger trigger 35 (Fig. Ze - a single trigger output to the state one. To the second inputs of the comparison element 33 The code of the number of free processors comes from registers 2. If the number of free processors is less than the number needed to perform the task, then the output of the HE element 38 and the output 52 receive a rejection signal to perform the task, which through the OR 34 element resets the trigger 35 PU ska to zero state.
Если количество свободных процессоров в сети ЭВМ больше либо равно необходимому, то на выходе элемента 33 сравнени по вл етс сигнал, разрешающий прием кода необходимого числа процессоров в регистр 4 сдвига. На этом первый этап работы устройства заканчиваетс .If the number of free processors in the computer network is greater than or equal to the required one, then a signal appears at the output of the comparison element 33 permitting the reception of a code of the required number of processors in shift register 4. At this point, the first stage of operation of the device ends.
На втором этапе определ ютс . узлы назначени (где есть свободные процессорыJ, производитс вьщеление процессоров на этих узлах, опреде;ление минимального времени задержки и номеров соседних узлов, маршрут передачи данных через которые обеспе|Чивают такое врем . Второй этап выполн етс за несколько шагов.Каждый шаг в общем случае включает три типа итераций. В начале каждого шага выполн етс итераци первого .типа, обеспечивающа поиск ближайшего к данному узлу j-ro узла обработки , на котором есть хот бы один свободный процессор.The second stage is determined. destination nodes (where there are free processors), the processors on these nodes are allocated, the minimum delay time and the numbers of neighboring nodes are determined; the data transfer route through which provides such time. The second step is performed in several steps. Each step in the general case It includes three types of iterations. At the beginning of each step, the first .type is iterated to find the j-ro processing node closest to a given node, which has at least one free processor.
Выполнение итерации начинаетс с по влени на выходе элемента И 28 сигнала, обеспечиваклцего обращение к блоку 12 по адресу, увеличенному на единицу. Из блока 12 считываетс код номера j-ro узла, и на J-м выходе дешифратора 13 по вл етс сигнал который разрешает работу j-ro элемента И 9. Если с нулевых-выходов всех триггеров j-ro регистра 2 гото ;Ности поступают единичные сигналы, сообщающие о том, что в j-M узле все процессоры зан ты, то на выходе j-ro элемента И 9 по вл етс единичный сигнал, который запрещает прохождение импульсов через элемент 27 запрета и через элемент ИЛИ 29 и подтверждает нулевое состо ние триггера 30. При этс разрешаетс посту ление сигнала с генератора 37 импульсов через элемент И 28 на счетный ёход счетчика 11 и запуск блока 12. Адрес обращени к блоку 12 увеличиваетс на единицу по сравнению с предыдущим циклом считывани , что (Обеспечивает выборку очередного номера узла,The iteration begins with the appearance of the signal And 28 at the output of the element, ensuring that block 12 is addressed to the address incremented by one. From block 12, the code of the j-ro node number is read, and at the J-th output of the decoder 13 a signal appears that allows the j-ro element AND 9 to work. If from the zero-outputs of all triggers of the j-ro register 2 go; signals indicating that in the jM node all the processors are busy, then a single signal appears at the output of the j-ro element AND 9, which prohibits the passage of pulses through the prohibition element 27 and through the OR element 29 and confirms the zero state of the trigger 30 When ets, the signal from the generator of 37 pulses through the element And 28 on the counting counter of the counter 11 and the start of the block 12. The address of the address to the block 12 is increased by one compared with the previous read cycle, which (Provides a sample of the next node number,
; Итераци первого типа (Фиг.З). 1 тип -повтор етс до тех liop, пока не найдетс узел, на котором есть хот бы один свободный процессор . В этом случае на выходах всех элементов И 9 будут нулевые сигналы Нулевой сигнал с выходаэлемента И 10 разрешает прохождение сигнала с выхода элемента И 28 (фиг.3мJчерез элемент запрета 27 (фиг. 36,который устанавливает триггер 30 в еди-. ничное досто ние (фиг. 3d). Нулевой сигнал с нулевого выхода триггера: 30 запрещает прохождение импульсов с генератора 37 через элемент И 28 и. состо ние счетчика 11 не измен етс . На этом итераци первого типа заканчиваетс .; Iteration of the first type (Fig. 3). Type 1 is repeated until liop until a node is found on which there is at least one free processor. In this case, the outputs of all And 9 elements will be zero signals. The zero signal from the output of the And 10 element permits the passage of the signal from the output of the And 28 element (Fig. 3mJ through the prohibition element 27 (Fig. 36, which sets the trigger 30 to the unit). Fig. 3d). The zero signal from the zero output of the trigger: 30 prohibits the passage of pulses from the generator 37 through the element 28 and the state of the counter 11 does not change. This completes the iteration of the first type.
Итераци второго и третьего типов выполн етс одновременно после итерации первого типа Сфиг. Зи,к, П и ffl типы).The iteration of the second and third types is performed simultaneously after the iteration of the first type of FIG. Zi, k, f and ffl types).
При выполнении итерации второго типа устройство распредел ет части з цани на свободные процессоры выбранного узла назначени . С этой целью производитс выдача содержимого j-ro регистра 2 готовности ПРИ.наличии сигнала на J-M.выходе . дешифратора 13 на первые входы гру пы элементов И 5 {через группы элементов И. 7 и ИЛИ 6. При этом н выходах некоторых элементов И 5 по вл етс разрешакнций сигнал,Очевидно , что номера этих элементов определ ютс соврадением одноименннх единичных разр дов в J-M регис ре 2 готовности и регистре 4.С вы ходов элементов И 5 сигналы поступ ют на сброс соответствующих тригге ров регистра 4 j-ro регистра 2 готовности через соответствующие эле менты И 8 Если при этом в регистре 4 остались триггеры в единичном состо нии (о чем сообщает сигнал н вьп4оде элемента ИЗ, то с выхода элемента И 36 в регистр 4 подаютс импульсы сдвига до тех пор, пока j-й регистр 2 готовности не будет полностью обнулен. Если все триггеры j-ro регистра 2 готовности сброшены в нулевое состо ние, то на выходе j-го элемента И 9 по вл етс сигнал, который через элементы ИЛИ 10 и 29 устанавливает триггер 30 в нулевое состо ние, что запрещает прохождение импульсо сдвига.с генератора 37 импульсов . через элемент И 36. На этом итераци второго типа заканчиваетс . Ecj при этом не все разр ды р гистра 4 сдвига обнулены, то устро ство повтор ет итерацию первого : типа поиска свободных узлов сети ЭВМ. При установке в нулевое состо ние всех триггеров регистра 4 на очередном шаге выполнени итерации второго типа на выходе элемента И по вл етс сигнал (фиг. ЗДх). Это означает, что задание обеспечено необходил&ом числом процессоров на выбранных узлах обработки. На этом заканчиваетс выполнение второго этапа. При выполнении итерации третьег типа устройство определ ет соседни узел (от данного, йаршрут передачи данных которого обеспечивает минимальное врем задержки с учетом ожидани в очереди на данном ;узле. Сигнал с j-ro выхода дешифратора 13 разрешает поступление кода времени задержки (минимального времени задержки при передаче данных из i-ro соседнего узла на j-й узел назначений с ij-ro регистра 14 через ij-ю группу элемен тов И 15, i-ю группу элементов ИЛИ 16 на второй вход 1-го сумматора 17, на первый вход которого поступает код времени ожидани в очере дй при передаче исходных данных из данного на i-й соседний узел. {.Суммарный код времени задержки с выхода i-ro сумматора 17 записываатс в i-й регистр 39 блок 19 дл в аделени экстремального из nm-разр дных двоичных чисел. Сигнал с единичного выхода триггера 30 по входу 60 разрешени блока 19 устанавливает группу триггеров 46 в единичное состо ние и разрешает поразр дный анализ сравниваемых чисел (записанных в регистрах 39/, Если в первом разр де чисел имеетс и О, и 1, то через элементы И 41 и 42, узлов 40 анализа на группу элементов ИЛИ 48 и 44 поступают единичные сигналы. На выходе элемента И-НЕ 47 будет формироватьс нулевой сигнал, которым закрываетс элемент И 49. Через элементы И 43 узлов анализа и ИЛИ 45, относ щие с к тем регистрам, в первом разр де которых записан О, единичный сигнал поступает на входы установки в нулевое состо ние соответствующих триггеров 46. Элементы И 41 и 42 соответствующих узлов анализа закрываютс , и единичный сигнал будет только на выходе элемента ИЛИ 48. На выходе элемента И-НЕ 47 формируетс единичный сигнал, по которому открываетс элемент И 49. Далее производитс анализ следующего ра зр да оставшихс сравниваемых чисел. Если же S первом разр де сравниBaej ix чисел содержатс только нулевые коды или только единичные то на выходе соответствующего элемента И-НЕ 47 будет единичный сигнал , который открывает элемент И 49. Следовательно, в этом случае сразу производитс анализ второго или последующих разр дов. 1осле того, как все разр ды сравниваеь лх чисел бУдут проанализированы, на выходе соответствующего элемента И 49 формируетс единичный уровень. При этом на выходе 58 содержитс код минимальной: задержки с учетом ожидани в очереди на выходе данного узла при передаче данных через i-й соседний узел в j-й узел назначени , который записываетс при наличии разрешающего сигнала на j-M выходе дешифратора 13 через j-ю группу элементов И 21 в регистр 25 минимальной задержки. На выходах 59 содержитс код номера i-ro соседнего узла, врем задержки при передаче данных через который вл етс минимальным . Этот код записываетс при наличии разрешакадего сигнала на j-M выходе дешифратора 13 через j-ю группу элементов И 20 в j-й регистр 24 Hoivsepa соседнего узла. На этом итераци третьего типа заканчиваетс . На третьем этапе производитс . выдача сформированного заголовка задани на выходы 57 устройства. Сигнал с выхода элемента И 3 поступает на вход гоуппы элементов И 26When the iteration of the second type is performed, the device distributes the parts of the production to the free processors of the selected destination node. For this purpose, the contents of the j-ro register 2 of readiness for the presence of a signal at the J-M. output are output. decoder 13 to the first inputs of the group of elements And 5 {through the groups of elements I. 7 and OR 6. At the same time, the outputs of some elements of And 5 appear to allow the signal, Obviously, the numbers of these elements are determined by the delight of the same bits in JM register of readiness 2 and register 4. With outputs of elements AND 5 signals are sent to reset the corresponding triggers of register 4 of the j-ro register 2 of readiness through corresponding elements AND 8 If at the same time in register 4 there are triggers in one state (about what the signal informs the np4odede and FROM, then from the output of the element 36 to the register 4, shear pulses are given until the jth ready register 2 is completely zeroed. If all the triggers of the ready j-ro register 2 are reset to zero, then output j th element 9 and a signal appears, which through the elements OR 10 and 29 sets the trigger 30 to the zero state, which prohibits the passage of the pulse shift from the pulse generator 37 through the element 36. At this point, the second type iteration ends. Ecj, however, not all bits of the register of the 4th shift are set to zero, the device repeats the iteration of the first: a type of search for free nodes of the computer network. When all the triggers of register 4 are set to the zero state, a signal appears in the next step of executing the second type of iteration at the output of the element I (FIG. 10A). This means that the job is provided with the necessary & th number of processors on the selected processing nodes. This completes the second stage. When iterating, the third type of device determines the neighboring node (from this one, whose data transfer path provides the minimum delay time taking into account the waiting in the queue on this node; the signal from the j-ro output of the decoder 13 permits the arrival of a delay time code (minimum delay time for transferring data from the i-ro of the neighboring node to the j-th destination node from ij-ro register 14 through the ij-th group of elements AND 15, the i-th group of elements OR 16 to the second input of the 1st adder 17, the first input of which waiting time code comes to echer when the initial data is transferred from the given to the i-th neighbor node. {. The total code of the delay time from the output of the i-ro adder 17 is written to the i-th register 39, block 19, to determine the extremal one from nm-bit binary numbers. Signal from a single output of trigger 30 to input 60 of resolution block 19 sets a group of flip-flops 46 to a single state and allows bitwise analysis of the compared numbers (recorded in registers 39 /, if both O and 1 are in the first digit, then 41 and 42, analysis nodes 40, for a group of elements OR 48 and 44, units are received -boundary signals. At the output of the AND-47 element, a zero signal will be generated, which closes the element And 49. Through the elements And 43 analysis nodes and OR 45, referring to those registers in the first bit of which O are recorded, a single signal goes to the installation inputs in the zero state of the corresponding triggers 46. The AND elements 41 and 42 of the corresponding analysis nodes are closed, and a single signal will be only at the output of the OR 48 element. At the output of the NE-47 element, a single signal is generated, through which the AND 49 element is opened. The number of remaining numbers compared. If the S of the first digit compares the Baj ix numbers, only zero codes are contained or only single ones, then the output of the corresponding AND-NOT 47 element will be a single signal that opens the AND 49 element. Therefore, in this case, an analysis of the second or subsequent bits is immediately performed. 1After that, as all the bits comparing the lx numbers will be analyzed, at the output of the corresponding element And 49 a single level is formed. At the same time, output 58 contains the minimum code: delay, taking into account the queue at the output of this node when transmitting data through the i-th neighbor to the j-th destination node, which is recorded when there is an enable signal at the jM output of the decoder 13 through the j-th group of elements And 21 in register 25 minimum delay. The outputs 59 contain the code of the i-ro number of the neighboring node, the delay time during the transmission of data through which is minimal. This code is recorded in the presence of a resolution of the signal at the j-M output of the decoder 13 via the j-th group of elements AND 20 in the j-th register 24 of the neighboring node Hoivsepa. This iteration of the third type ends. At the third stage, it is produced. issuing the generated header of the task to the outputs 57 of the device. The signal from the output of the element And 3 is fed to the input of the gouppa of the elements And 26
и разрешает выдачу заголовка задани из регистров 22-25 на выходы 57 устройства. При этом сигнал с выхода элемента И 3 сбрасывает триггеры 30, 34 и 46 и устанавливает в нулевое состо ние счетчик 11 и регистры 22-25 и 39. На этом работа устройства заканчиваетс .and allows the issuance of the job header from the registers 22-25 to the outputs 57 of the device. The signal from the output of the element And 3 resets the triggers 30, 34 and 46 and sets the counter 11 and registers 22-25 and 39 to the zero state. At this point, the operation of the device ends.
OmJtT nOmjtt n
Фи&1Fi & 1
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823496502A SU1075261A1 (en) | 1982-10-01 | 1982-10-01 | Device for distributing jobs in computer network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823496502A SU1075261A1 (en) | 1982-10-01 | 1982-10-01 | Device for distributing jobs in computer network |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1075261A1 true SU1075261A1 (en) | 1984-02-23 |
Family
ID=21030836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU823496502A SU1075261A1 (en) | 1982-10-01 | 1982-10-01 | Device for distributing jobs in computer network |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1075261A1 (en) |
-
1982
- 1982-10-01 SU SU823496502A patent/SU1075261A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1.Авторское свидетельство СССР № 433489, кл. G 06 F 9/00, 1974. 2.Авторское свидетельство СССР 629538, кл. G 06 F 9/00, 1978 (прототип). 3.Авторское свидетельство СССР 752326, кл. О 06 F 7/02, 1978. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3200380A (en) | Data processing system | |
| US3689895A (en) | Micro-program control system | |
| US4577273A (en) | Multiple microcomputer system for digital computers | |
| US4137562A (en) | Data acquisition from multiple sources | |
| EP0501524A2 (en) | Parallel processor | |
| US4542455A (en) | Signal-processing multiprocessor system | |
| EP0172038B1 (en) | Information processor | |
| US5146595A (en) | Grouping device for forming input signals into groups | |
| US3654621A (en) | Information processing system having means for dynamic memory address preparation | |
| GB1568474A (en) | Data processing apparatus | |
| US3376554A (en) | Digital computing system | |
| US5375208A (en) | Device for managing a plurality of independent queues in a common non-dedicated memory space | |
| SU1075261A1 (en) | Device for distributing jobs in computer network | |
| EP0419499B1 (en) | Vector tailgating in computers with vector registers | |
| US3950730A (en) | Apparatus and process for the rapid processing of segmented data | |
| GB1087576A (en) | Communications accumulation and distribution | |
| SU972509A1 (en) | Distributed computer system control device | |
| SU1151966A1 (en) | Device for distributing jobs among processors | |
| SU866560A1 (en) | Device for distributing requests between processors | |
| RU2042193C1 (en) | Computing system | |
| SU1280645A1 (en) | Interphase for linking multiblock memory with processor and input-output equipment | |
| EP0088840B1 (en) | Identifier assignment apparatus | |
| SU750488A1 (en) | Control device | |
| SU682900A1 (en) | Input-output channels and rapid-access memory inte rface | |
| SU926642A1 (en) | Device for data input |