Изобретение относитс к электроизмерительной технике и может быть использовано в системах передачи да ных по каналам св зи, а также в уст ройствах дистанционного контрол и управлени . Известен анализатор формы электрического сигнала, содержащий дельта-модул тор , сдвиговый регистр, де шифратор, блок автоматической регулировки усилени и дискриминатор спектра сигнала l . Недостаток известного устройства состоит в низкой разрешающей способности. Наиболее близким к предлагаемому по технической сущности вл етс анализатор формы электрического сигнала, содержащий первый дешифраTol5 , входы которого соединены с раз р дными выходами первого cдвигoвqго регистра, и дельта-модул тор, состо щий из второго сдвигового регистра , весовых и суммирующего резисторов и первого компаратора, первый вход которого подключен в шине входного сигнала, выход - к управл ющему входу первого сдвигового регистра и информационному входу второго сдвигового регистра, а второй вход - к первому выводу суммирующего резистора и вторым выводам весовых резисторов, первые выводы которых св заны с разр дными выходами второго сдвигового регистра , тактирующим входом соединен ного с тактирующим входом первого сдвигового регистра и шиной тактового сигнала, причем второй вывод суммирующего резистора подключен к общей шине 2 . Недостатком такого устройства вл етс низка разрешающа способность , обусловленна тем, что аппро симирующее напр жение в каждом такте может измен тьс только на заранее фиксированную величину и U того или иного знака. Цель изобретени - повы1иение раз решающей способности. Указанна цель достигаетс тем, что анализатор формы электрического сигнала, содержащий первый дешифратор , входы которого соединены с раз р дньоми выходами первого сдвигового регистра, и дельта-модул тор, состо щий из.второго сдвигового регист ра, весовых и суммирующего резисторов и первого компаратора, первый вход которого подключен к шине вход ного сигнала, выход - к управл ющему .входу первого сдвигового регистра , а второй вход - к первому выводу суммирующего резистора и вторым выводам весовых резисторов, первые выводы которых св заны с разр дными выходами второго сдвигового регистра , тактирующим входом соединенного с тактирующим входом первого сдвигового регистра и шиной тактового сигнала, причем второй вывод суммирующего резистора подключен к общей шине, снабжен аналоговым ВЕаГчитающим блоком, вторым компаратором, вторым дешифратором, третьим сдвиговым регистром и коммутатором, первый и второй сигнальные входы которого св заны с входами первого компаратора, управл ющий вход - с выходом первого компаратора, а пер- вый и второй выходы - с первым и вторым входами аналогового, вычитающего блока, выходом соединенного с ( первым входом второго компаратора, второй вход которого подключен к шине посто нного напр жени , а выход - к управл ющему входу третьего сдвигового регистра и второму входу второго дешифратора, первый вход которого св зан с выходом первого компаратора, а выходы - с управл ю- щими входами второго сдвигового регистра , причем тактирующий вход третьего сдвигового регистра соединен с шиной тактового сигнала, а разр дные выходы - с входами первого дешифратора . На чертеже Показана структурна электрическа схема устройства. Устройство состоит из первого сдвигового регистра 1, первого дешифратора 2, дельта-модул тора-3, включающего первый компарат ор 4, второй сдвиговый регистр 5, весовые резисторы 6-8, суммирующий резистор 9, коммутатор 10, аналоговый вычитающий блок 11, второй компаратор 12, второй дешифратор 13, и третьего сдвигового регистра 14. Сдвиговый регистр 5 имеет четыре различных режима работы: сдвиг вправо на один разр д) сдвиг вправо на два разр даf сдвиг влево на один разр д; сдвиг влево на дв-а разр да. Режим работы регистра 5 определ етс тем, на какой из его управл ющих входов подан единичный сигнал с выхода дешифратора 13, т.е. выходными сигналами компараторов 4 и 12.. Коммутатор 10 обеспечивает посто нство знака разности, формируемой блоком 11, мен местами уменьшаемое и вычитаемое, если вычитаемое оказываетс больше уменьшаемого, т.е. напр жение на выходе блока 11 равно r(t) /UBX (t) - Ua CtV, где Ug(t) - сигнал на входной шине устройства; U(jf(t) - аппроксимирующий сигнал , формируемый устройством на резисторе 9. Устройство работает следующим образ см. В исходном состо нии первый и третий регистры 1 и 14 установлены в нуль, в первом разр де второго ре гистра 5 установлена единица, в остальных его раэр адах - нули, на пер вом входе компаратора 4 присутствуе входной сигнал, на втором - аппроксимирующий сигнал, определ емый соотношением сопротивлений резисторов 6 и 9. При сдвиге содержимого регистра 5 на один разр д вправо (в этом регистре в единичном состо нии всег да находитс только один из его раз р дов) напр жение на втором входе компаратора 4 возрастает на величин ли, а при сдвиге влево на один раз р д уменьшаетс на величину Д U. Пр этом величина д U на каждом шаге определ етс соотношением сопротивлений весовых и суммирующего резисторов . Единичный игнал на выходе компаратора 4 присутствует в случае, если и-бк (t) Uan(t),(1) а на выходе Компаратора 12/ если rCt)1,5AU(2). Пусть в момент поступлени первого тактового импульса выполн етс условие (1) и не выполн етс условие (2) . Тогда тактовь1й импульс переместит единицу, содержавшуюс в первс разр де регистра 5, во второй его разр д} кроме того, это импульс сдвинет содержимое регистров 1 и 14 на один разр д вправо и запишет единицу в первый разр д регистра 1 (так как на его управл ющем входе присутствует единичный сигнал). Пусгть входной сигнал резко увеличилс так, что несмотр на уйе .личенйе аппроксимирующего сигнала на величину ди, обусловленное указанным сдвигом содержимого регистра 5, к моменту поступлени второго тактового импульса оба услови (1) и (2) оказываютс вштолненньтми, т.е. UBX (tj) - Uan ft) 1 ,5 Л U. ВЭтсм случае тактовый импульс сдвинет содержимое регистра 5 на два разр да вправо, т,е. аппроксимирующий сигИал увеличитс на 2 Д U. Этот же тактовый импульс снова сдвинет на один разр д вправо содержимое регистров 1 и 14 и запишет единицу в их первые разр ды. Диалогично, если выполн етс условие (2)|И не выполн етс условие (1) осуществл етс сдвиг со;держимого регистра 5 на два разр да влево, т.е. напр жение 11 (t) уменьшаетс на 2 д и, при этом записываетс единица в первый разр д регистра 14 (содержимое регистров 1 и 14 сдвигаетс вправо на один разр д каждым тактовым импульсом), если не выполн ютс оба услови (1) и (2), то содержимое регистра 5 сдвигаетс на один разр д влево, т.е. Uj,f, (t) уменьшаетс на д U при этом едини ха в первые разр ды регистров 1 и 14 не записываетс . Кодова комбинаци , образуема состо ни ми разр дов регистров 1 и 14, однозначно определ ет форму напр жени ступенчатого вида--1 ап Ct), которое аппро,ксимирует входной сигнал. Устройство формирует в каждом такте значени двух разр дов выходной кодовой комбинации, т.е. может различить 2 различных входных сигнала иньами словами, его разрешающа способность увеличиваетс в 2 раз,, а быстродействие не. измен етс ..The invention relates to electrical measuring equipment and can be used in data transmission systems through communication channels, as well as in remote monitoring and control devices. An electrical waveform analyzer is known, comprising a delta modulator, a shift register, a decoder, an automatic gain control unit, and a discriminator of the signal spectrum l. A disadvantage of the known device is low resolution. The closest to the proposed technical entity is an electrical waveform analyzer containing the first Tol5 decipher, whose inputs are connected to the separate outputs of the first shift register and the delta modulator consisting of the second shift register, the weight and summing resistors and the first comparator , the first input of which is connected to the input signal bus, the output to the control input of the first shift register and the information input of the second shift register, and the second input to the first output sum present resistor and a second terminal weighted resistors, first terminals of which are bonded to discharge dnymi outputs the second shift register, a timing input connected Nogo with the timing input of the first shift register and the bus clock signal, wherein the second terminal of the summing resistor connected to the common bus 2. The disadvantage of such a device is its low resolution, due to the fact that the approximate voltage in each clock cycle can only be changed by a predetermined fixed value and U of one or another sign. The purpose of the invention is to increase the decisive capacity. This goal is achieved by the fact that an electrical waveform analyzer containing a first decoder, the inputs of which are connected to the first and second outputs of the first shift register, and a delta modulator consisting of a second shift register, weight and summing resistors and the first comparator, the first input of which is connected to the input signal bus, the output to the control input of the first shift register, and the second input to the first output of the summing resistor and the second terminals of the weight resistors, the first outputs of which Analogs with bit outputs of the second shift register, a clock input connected to the clock input of the first shift register and a clock signal bus, with the second output of the summing resistor connected to the common bus, equipped with an analog BEhreading unit, second comparator, second decoder, third shift register and switch, the first and second signal inputs of which are connected with the inputs of the first comparator, the control input with the output of the first comparator, and the first and second outputs with the first and second inputs An analogue, subtraction unit, an output connected to (the first input of the second comparator, the second input of which is connected to a constant voltage bus, and the output to the control input of the third shift register and a second input of the second decoder, the first input of which is connected to the output of the first the comparator, and the outputs - with the control inputs of the second shift register, the clock input of the third shift register connected to the clock signal bus, and the bit outputs - with the inputs of the first decoder. The drawing shows a structural electrical circuit device. The device consists of the first shift register 1, the first decoder 2, delta modulator torus-3, including the first comparator op 4, the second shift register 5, weight resistors 6-8, summing resistor 9, switch 10, analog subtraction unit 11, second comparator 12, the second decoder 13, and the third shift register 14. The shift register 5 has four different modes of operation: right shift by one bit; right shift by two bits; shift left by one bit; left shift for two digits The mode of operation of register 5 is determined by which of its control inputs is a single signal from the output of the decoder 13, i.e. the output signals of the comparators 4 and 12 .. The switch 10 provides the constancy of the sign of the difference formed by the block 11, swapping and decrementing, if the deductible turns out to be more decreasing, i.e. the voltage at the output of block 11 is equal to r (t) / UBX (t) - Ua CtV, where Ug (t) is the signal on the input bus of the device; U (jf (t) is the approximating signal generated by the device on the resistor 9. The device operates as follows. In the initial state, the first and third registers 1 and 14 are set to zero, the first digit of the second register 5 is set to one, in the rest its gain is zero, on the first input of the comparator 4 there is an input signal, on the second there is an approximating signal defined by the ratio of the resistances of resistors 6 and 9. When the contents of register 5 are shifted by one bit to the right (in this register, yes only one of its ratios, the voltage at the second input of the comparator 4 increases by magnitudes, and when shifted to the left one time, the series decreases by D, U. A single signal at the output of the comparator 4 is present if i-bk (t) Uan (t), (1) and at the output of the Comparator 12 / if rCt) 1.5AU (2). Let at the moment of arrival of the first clock pulse condition (1) be fulfilled and condition (2) not be fulfilled. Then the clock pulse will move the unit contained in the first register de 5, to its second bit} besides, this pulse will shift the contents of registers 1 and 14 by one bit to the right and write the unit to the first bit of the register 1 (since its control input there is a single signal). The input signal has been dramatically increased so that despite the difference in the approximating signal by the di value due to the indicated shift of the contents of register 5, by the moment the second clock pulse arrives, both conditions (1) and (2) appear to be strong, i.e. UBX (tj) - Uan ft) 1,5 L U. In the case, the clock pulse will shift the contents of register 5 by two bits to the right, that is, e. the approximating signal increases by 2 D U. This same clock pulse again shifts the contents of registers 1 and 14 by one bit to the right and records the unit in their first bits. Dialogically, if condition (2) is fulfilled | And condition (1) is not fulfilled, the shift from; holding register 5 is two bits to the left, i.e. voltage 11 (t) decreases by 2 d and, at the same time, one is recorded in the first digit of register 14 (the contents of registers 1 and 14 are shifted to the right by one bit each clock pulse) if both conditions (1) and ( 2), the contents of register 5 are shifted one bit to the left, i.e. Uj, f, (t) is reduced by g U, with this unit being not recorded in the first bits of registers 1 and 14. The code combination, formed by the bits of the registers 1 and 14, uniquely determines the form of the voltage of the stepped form — 1 up Ct), which is approximated by the input signal. The device generates in each clock cycle the values of two bits of the output code combination, i.e. can distinguish between 2 different input signals in yin words, its resolution is increased 2 times, and the speed is not. is changing ..
i.ii.i