SU1008918A2

SU1008918A2 - Device for receiving information through two parallel communication channels in data transmitting system with resolving feedback

Info

Publication number: SU1008918A2
Application number: SU813353478A
Authority: SU
Inventors: Феликс Германович Афанасьев; Александр Федорович Крупецкий
Original assignee: Войсковая Часть 25840
Priority date: 1981-11-13
Filing date: 1981-11-13
Publication date: 1983-03-30

Abstract

УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ ПО ДВУМ ПАРАЛЛЕЛЬНЫМ КАНАЛАМ СВЯЗИ В СИСТЕМЕ ПЕРЕДАЧИ ДАННЫХ С РЁШАЮШЕЙ ОБРАТНОЙ СВЯЗЬЮ по авт. св. № 473314, отличающеес тем, что, с целью повышени помехоустойчивости, в него введены коммутатор и последовательно соединенные второй элемент И, второй сумматор по модулю два и третий накопитель, а также последовательно соединенные третий элемент И, третий сумматор по модулю два и четвертый накопитель, к второму входу которого, а также к второму входу третьего накопител подключены выходы блока управлени повторением кодовых комбинаций, при этом вторые входы второго и третьего сумматоров по модулю два объединешл соответственно с пегюым и вторым входаMTI первого сумматора по модулю два, выход которого подключен к первым входам второго и третьег о элементов И, вторые, входы которых вл ютс входами стирани устройства, а выходы третьего и четвертого накопителей пошелючены соответственно к первому и второму вхоV дам коммутатора, выходы которого под- ключенЫ к входам первого и второго блоков повышени достоверности, причем третий и четвертый входы коммутатора вл ютс инфор 1ационнь ми входами устройства .,DEVICE FOR RECEPTION OF INFORMATION ON TWO PARALLEL COMMUNICATION CHANNELS IN THE DATA TRANSFER SYSTEM WITH ROCHER FEEDBACK ON AUT. St. No. 473314, characterized in that, in order to improve the noise immunity, a switch and a second element And a second element, a second modulo two and a third accumulator, and a third element And a third adder, and a third modulator two and a fourth accumulator, are introduced into it; to the second input of which, as well as to the second input of the third accumulator, are connected the outputs of the control unit of the repetition of code combinations, while the second inputs of the second and third modulo-two adders combined with peg The first and second inputs of the first modulator MTI are two, the output of which is connected to the first inputs of the second and third I elements, the second inputs of which are device erase inputs, and the outputs of the third and fourth drives are routed to the first and second switches of the switch, outputs which are connected to the inputs of the first and second blocks of increasing confidence, the third and fourth inputs of the switch are information inputs of the device.

Description

0000

00 Изобретение относигс к технике передачи данных и может быть использовано в аппаратуре передачи данных с решак пей обратной Св зью. По основтжлу авт. св. № 473314 . известно устройство дл гфкема информации по двум параллельным каналам св зи в системе передачи данных с решающей обратной св зью, содержащее блок повышени достоверности в каждом канале св зи и блок управлени повторением кодовых комбинаций, при этом информационный №«ход каждого блока повышени достовер ности подключен к входу соответствующего накопител и к соответствующему входу сумматора по модулю два, а управл ющий вход - к соответствующему входу логического блока, включенного на выход сумматора по , при этом выхо ды каждого накопител подключены к соответствующим входам регист{м выдачи информации через ключевой блок, управл емый логическим блОКСЯЛ; один ВЗ ВЬ1ХОДО которого подключен к управл ющему вход блока управлени повторением кодовых комбинаций, кроме того, логический блок состоит из элемента запрета, элемента ИЛИ, двух элементов ЙЛИ-НЕ, первого .элемента И, первый и второй входы которого объединены соответственно с, первым и вторым входами элемента запрета к первыми входами двух элементсэв ИЛИНЕ , к вторым объединенным входам которых подключен выход элемента ИЛИ, к входам которого подключены выходы первого элемента И и элемента запрета, а выход второго элемента ИЛИ-НЕ подключен к третьему входу первого элемента ИЛИ-НЕ, причемвходы запрета вл ютс входами логичесжого блока , выходами которого вл ютс выходы элементов ИЛИ и ИЛИ-НЕ l . Однако известное устройство обладает низкой помехоустойчивостью из-за значительного уменьшени скорости передачи в каналах низкого качества, обусловленного частыми перезапросами кодовых блоков. Цель изобретени - повышение помехоустойчивости .. Поставленна цель достигаетс тем, что устройство дл .приема информации по двум параллельным каналам св зи в системе передачи данных с решающей обрат . .ной св зью, содержащее блок повышени достоверности в каждом канале св зи и блок управлени повторением кодовых комбинаций, при этом информационный ВЫХОД каждого блока повыщени достоверности подключен к входу соответствующего накопител и к соответствук щему входу сумматора по модулю два, а управл ющий вХод - к соответствующему входу логического блока, включенного на выходе сумматора по модулю два, при этом выхода 1 каждого накопител подключены к соответствующим входам регистра:ВЫ дач и информации через клк чевой блок, управл емый логическим блоком , один из выходов которого подклк чен к управл ющему входу блока управлени повторением кодовых комбинаций, кроме того, логический блок состоит из элемента запрета, элемента ИЛИ, двух элементов ИЛИ-НЕ и первого элемента И, первый и второй входы которого объединены соответственно с первым и вторым входами элемента запрета и первыми входами двух элементов ИЛИНЕ , к вторым объединенным входам которых подключен выход элемента ИЛИ, к входам которого подключены выходы первого элемента И и элемента запрета, а выход второго элемента ИЛИ-НЕ подключен к третьему входу первого элемента ИЛИ-НЕ, причем входы элемента запрета вл ютс входами логического блока, выходами которого вл ютс выходы элементов ИЛИ и ИЛИ-НЕ, введены коммутатор и последовательно соединенные второй элемент И, второй сумматор по модулю два и третий накопитель, а также последовательно соединенные третий элемент И, третий сумматор по модулю два и четвертый накопитель, к вторс ду входу которого, а также к второму входу третьего накопител подклк. чены выходы блока управлени повторением кодовых комбинаций, при этом вторые входы второго н третьего сумматоров по модулю два объединены соответственно с первым и вторым входами первого сумматора по модулю два, выход которого подключен к первым входам второго и третьего эл ентов И, вторые входы которых вл ютс входами стирани устройства, а выходы третье) и четвертого накопителей подключены cooi ветственно к первому и второму входам коммутатора, выходы которого подклк чены к входам первого н второго блоков повышени достоверности, причем третий И четвертый входы коммутатора вл ютс информационными входами устройства. Н4 чертеже представлена структурна электрическа схема предлагаемого устройства . Усггройство содержит ком1М утатор 1, - блоки 2 в 3 повышени достовервсюти, первый и второй накопите;1И 4 и 5, первый сумматор6 по. модулю два, погический бпок 7, состо щий из элемента 8 запрета, элемента ИЛИ 9, первого элемента И 1О, двух элементов ИЛИ-НЕ 11 и 12, блокр 13 управлени повторением кодовых комбинаций, ключевые блоки 14 и 15, регистр 16 выдачи иифрмаани, второй и третий элементы И17 и 18, второй и третий сумматоры 19 и 2О по модулю два, третий и четвертый накопители 21 и 22. Устройство работает следующим образом . В режиме приема двоичных символов кодовой комбииаиии из каналов св зи к шутатор 1 обеспечивает прием и выдачу двоичных символов из каналов св з на выходы блоков 2 и 3 повышени достоверности (БПД) и блокирует два других входа соединенные соответственно с выходами третьего и четвертого накопителей 21 И 22, Двошиые символы информации с выходов БПД 2 и 3 поступают од 1юв|)еменво в первый,и второй накопители 4 и 5, на входы первого сумма тора 6 по модулю два, где происходит п зр дное сравнение кодовых комбшшций , и на входы второго и третьего сумматоров 19 и 20 по модулю два. Параллельно двоичным си дволам кодовых комбинаций синфазно и синхронно на входы второго и третьего элементов И 17 18 поступают последовательности сигналов условных стираний. Первый сумматор 6 по модулю два, вторс элемент И 17, второй сумматор 19 по модулю два и первый сумматор 6 по модулю два, тре:тий элемент И 18, третий сумматор 2О по модулю два обеспечивают исправление ошибок по критерию большинства два нз трех, использу совокупность пвух параллельно поступающих койовых комбинаций и последовательности сигналов условных стираний. С вьгходбв второго и третье1Ч сумматоров 19 и 20 по модулю , два исправлеиюле кодовые комбинации поступают соответственно b третий и четвертый накопители 21 и 22. Сигна Несравнение с выхода первого суммаToi 6 по модулю два проходит на входы блока 13 управлени повторением кодовых комбинаций и элементов ИЛИ-НН 11 и 12 только тогда, когда суправл ющих выходов БПД 2 и 3 Ие 1ю Ьтупают сигна ЕЫОшибка в комбинации . По сигналу Несравнение с выходов элементов ИЛИ-НЕ 11 и ИЛИ-НЕ 12 на выходы ключевых блоков 14 и 15 поступают блокирующие сигналы, и информаци , поступигала с информационных выходов БПД 2 и 3, не переписываетс в регистр. 16 выходной .информации на вход и получателю не поступает. Одновременно по сигналу Несргшнёние блок 13 управлени повторением кодовых комбинаций на входы третьего и четвертого вакопителей 21и 22 выдает сигналы, по которым исправленные кодовые комбинации с их . выходов через коммутатор 1 1юступают на входы БПД 2 и 3. Запрет перезаписи информации из первого и второго накоп телей 4 и 5 поступит в регистр. 16 выдачи информации через ключевые блоки 14 и 15, считывание информации в БПД 2 и 3 с третьего и четвертого накопителей 21 и 22через коммутатор 1 по сигналам с блока 13 управлени повторением кодо-; вых ксФдбннаций происходит и тогда, когда одновременно на управл ющих входах БПД 2 и 3 по вл ютс сигналы Ошибка в кодовой комбинации, которые объедин ютс на первом элементе И 1О и через элемент ИЛИ 9 поступают на вхо- ДЬ1. блока 13 управлени щдаторений«( кодовых комбинаций и входы элементов ИЛИ-НЕ 11 и 12 Кодовые комбинации, портуцившие из перюго и второго накопителей 4 и 5 в БШГ 2 и 3, вновь декодируютс . И если на управл ющем вь ходе хот бы одного БПД 2 или 3 Ошибка в комбинации от- сутствует, то информаци из Первого или второго накопител 4 или 5 перепишетс в регистр 16 выдачи и юрмашга и поступит на вход получател . Во ос- тальных случа х на вхс блока 13 уп- . равлени повторени@ « кодовых комбииа- ций поступит повторно сигнал Несра&нение или Ошибка в кодовой комбинации . Б этом случае с выхода блока 13 управлени повторением кодовых комбишций поступит запрос на повторную передачу искаженной кодовой комбинации. Если при первом декодщюваиии принима и (ой koaoBcxI к %4бинации отсутствует на управл ющем выходе хот бы , одного БПД 2 и 3 сигнал ОшибкгГ в ко щэвой комбинации , то информ йи с выхода первого или второго на&опител 4 или 5 перепишетс в регистр 16 выдачи информации и поступит к получателю. В этом случае декодиршание исправлекн ных кодовых ксмбинаДий, наход щихс 00 The invention relates to a technology of data transmission and can be used in data transmission equipment with a feedback link. Based on auth. St. No. 473314. A device is known for informing information about two parallel communication channels in a data transmission system with a decisive feedback, containing a reliability enhancement unit in each communication channel and a code combination repetition control unit, the information number "the progress of each reliability enhancement unit being connected to the input of the corresponding accumulator and to the corresponding input of the modulo two adder, and the control input - to the corresponding input of the logic unit connected to the output of the adder, while the outputs of each The consumers are connected to the corresponding register inputs {m of information output through a key block controlled by a logical block; one VZ V11IND of which is connected to the control input of the control unit of the repetition of code combinations, besides, the logical block consists of a prohibition element, the OR element, two YLI-NOT elements, the first AND element, the first and second inputs of which are combined respectively with, first and the second inputs of the prohibition element to the first inputs of the two elements of the ILINE, to the second combined inputs of which the output of the OR element is connected, to the inputs of which the outputs of the first AND element and the prohibition element are connected, and the output of the second element OR NOT CONNECT The input to the third input of the first element is OR NOT, and the inhibit inputs are the inputs of a logic block whose outputs are the outputs of the elements OR and OR NOT NOT. However, the known device has low noise immunity due to a significant reduction in the transmission rate in low quality channels due to frequent re-requests of code blocks. The purpose of the invention is to improve the noise immunity. The goal is achieved by the fact that the device for receiving information on two parallel communication channels in the data transmission system from the critical reverse. A communication block containing a reliability booster on each communication channel and a code combination repetition control block, wherein the information OUTPUT of each confidence booster block is connected to the input of the corresponding accumulator and to the corresponding input of the modulo-two, and the control input to the Go to the corresponding input of the logic unit connected at the output of the modulo two adder, while the outputs 1 of each accumulator are connected to the corresponding register inputs: YOU data and information through the CLK unit controlled by logical unit, one of the outputs of which is connected to the control input of the control unit for the repetition of code combinations; besides, the logical unit consists of a prohibition element, an OR element, two OR-NOT elements and the first AND element, the first and second inputs of which are combined respectively with the first and second inputs of the prohibition element and the first inputs of the two elements ORINE, to the second combined inputs of which the output of the OR element is connected, to the inputs of which the outputs of the first element AND and the prohibition element are connected, and the output of the second el OR is NOT connected to the third input of the first element OR NOT, and the inputs of the prohibition element are the inputs of the logic block whose outputs are the outputs of the elements OR and OR NOT, the switch and the second connected in series the second element are AND the second modulo two and the third accumulator, as well as the third element AND connected in series, the third modulo two adder and the fourth accumulator, to the second input of which, as well as to the second input of the third accumulator podklk. The outputs of the control unit for the repetition of code combinations, the second inputs of the second n and the third modulo-two adders are combined respectively with the first and second inputs of the first modulo-two adder, the output of which is connected to the first inputs of the second and third I elements, the second inputs of which are the erase inputs of the device, and the outputs of the third) and fourth drives are connected cooi vely to the first and second inputs of the switch, the outputs of which are connected to the inputs of the first and second reliability enhancing blocks, The third and fourth inputs of the switch are the information inputs of the device. H4 in the drawing is a structural electrical circuit of the proposed device. The device contains com1Matator 1, - blocks 2 to 3 increase the power supply, the first and second accumulate; 1I 4 and 5, the first adder6 by. module two, a pogic bpoc 7, consisting of a prohibition element 8, an element OR 9, a first element AND 1O, two elements OR NOT HE 11 and 12, a block 13 for controlling the repetition of code combinations, key blocks 14 and 15, register 16 issuance of information, the second and third elements I17 and 18, the second and third adders 19 and 2 modulo two, the third and fourth drives 21 and 22. The device operates as follows. In the mode of receiving binary symbols of the code combination from the communication channels to the joker 1, it receives and outputs binary symbols from the communication channels to the outputs of the reliability enhancing blocks 2 and 3 and locks the two other inputs connected respectively to the outputs of the third and fourth drives 21 and 22, Binary symbols of information from the outputs of the BDT 2 and 3 are received by one 1Uv |) in the first and second drives 4 and 5, to the inputs of the first sum of the torus 6 modulo two, where a parallel comparison of code combinations takes place, and to the inputs of the second and the third summato ditch 19 and 20 modulo two. Parallel to the binary system, two sequence combinations synchronously and synchronously to the inputs of the second and third elements And 17 18 receive signal sequences of erasable signals. The first adder 6 modulo two, repetitive element And 17, the second adder 19 modulo two and the first adder 6 modulo two, the third element And 18, the third adder 2O modulo two provide error correction according to the majority of two nz three, using a set of two parallel incoming koic combinations and a sequence of conditional erase signals. From the second and third 1 adders 19 and 20 modulo, two corrected code combinations arrive, respectively, b, the third and fourth accumulators 21 and 22. Signal Uncomparison from the output of the first Toi 6 modulo two passes to the inputs of the control unit 13 for repetition of code combinations and OR- HH 11 and 12 only when the governing outputs of the BAP 2 and 3 of the 1st 1 receive an error signal in combination. The signal Nesravnenie from the outputs of the elements OR-NOT 11 and OR-NOT 12 to the outputs of the key blocks 14 and 15 receives blocking signals, and the information received from the information outputs of the BAP 2 and 3 is not overwritten in the register. 16 output information to the input and the recipient is not received. Simultaneously, by the signal Uncomplicated, the block 13 for controlling the repetition of code combinations to the inputs of the third and fourth pump 21 and 22 generates signals on which the corrected code combinations with them. the outputs through the switch 1 1 are accessed at the inputs of the BAP 2 and 3. The prohibition of overwriting information from the first and second accumulators 4 and 5 will go to the register. 16 issuing information through the key blocks 14 and 15, reading information in the BAP 2 and 3 from the third and fourth drives 21 and 22 through the switch 1 by signals from the code 13 repetition control block; Output fDbnnatsii occurs even when error signals in the code combination appear at the control inputs of the TUs 2 and 3, which are combined on the first element AND 1O and through the element OR 9 arrive at input D1. Schdator control unit 13 (code combinations and inputs of elements OR NOT 11 and 12. Code combinations that port out the first and second accumulators 4 and 5 into the BSHG 2 and 3 are decoded again. And if on the control side at least one BPD 2 or 3 Error in the combination is missing, then the information from the first or second accumulator 4 or 5 will be overwritten in the register of 16 issuance and the jurmashga and will be received at the recipient's input. In other cases, on the VHC of the repetition control unit @ A signal will be received again from the Commutation & Amplifier or Error Code Code. Combinations. In this case, a request is made to retransmit the distorted code combination from the output of the code combination repeating control unit 13. If you receive and (oh koaoBcxI to% 4bindation during the first decoder, there is no at least one BPD 2 and 3 error signal in the control output to the combo combination, then the information from the output of the first or the second to & opitel 4 or 5 will be overwritten in register 16 of the information output and will go to the recipient. In this case, the decoding of the corrected csbmindia codes that are

5i008&.845i008 & .84

в первом и втором накопител х 4 и 5,личивает веро тность правильного приемаin the first and second drives 4 and 5, the likelihood of correct reception

не происходит н устройство готово ккодовых комбинаций за счет исправпеприему спедуклцих кодовых комбинаций.ни ошибок с использованием сигналовthe device is not ready for code combinations due to correcting speduccic code combinations. no errors using signals

Использование предлагаемого устрой- s личению эффективной скорости передачи ства повышает помехоустойчивость, уве- информации.The use of the proposed device for determining the effective transmission rate increases the noise immunity, increased information.

условных стираний, что приводит к увеkconditional erasures, which leads to an increase

ЬB

atat

сwith

§§

Claims

DEVICE FOR RECEIVING INFORMATION ON TWO PARALLEL COMMUNICATION CHANNELS IN THE SYSTEM OF TRANSMISSION OF DATA WITH SOLUTION FEEDBACK St. No. 473314, characterized in that, in order to increase the noise immunity, a switch is inserted into it and a second element And connected in series, a second adder modulo two and a third drive, as well as sequentially connected third element I, a third adder modulo two and fourth the drive, to the second input of which, as well as to the second input of the third drive, the outputs of the control unit for repeating code combinations are connected, while the second inputs of the second and third adders modulo two are combined respectively with the first and the second inputs of the first adder are modulo two, the output of which is connected to the first inputs of the second and third elements And, the second, whose inputs are the inputs of the device erase, and the outputs of the third and fourth drives are connected respectively to the first and second inputs of the switch, the outputs of which are connected to the inputs of the first and second bioks of increasing reliability, and the third and fourth inputs of the switch are information inputs of the device. >

800G ’” AS