SE516581C2

SE516581C2 - Auto-calibrating analog-to-digital converter and sensor device including such

Info

Publication number: SE516581C2
Application number: SE9602166A
Authority: SE
Inventors: Ulf Ringh; Christer Jansson
Original assignee: Totalfoersvarets Forskningsins
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 2002-01-29
Also published as: SE9602166L; SE9602166D0; WO1997045960A1

Abstract

The present invention relates to an autocalibrating analog-to-digital converter and a sensor device comprising such a converter. The analog-to-digital converter comprises a first analog-to-digital converter of the type measured-value-to-pulse-amount converter and a second analog-to-digital converter, which converts the residual value of the first converter at the end of the period to a digital value while using reference values, and an adder, which adds the residual value to the output signal from the first converter. Functions or components of the second analog-to-digital converter are automatically calibrated by means of calibration values measured by the analog-to-digital converter involved, comprising the first and the second analog-to-digital converter, and another example of an analog-to-digital converter of the same composition.

Description

15 20 25 30 35 »S16 581É 2 därigenom kan uppnå en mycket hög noggrannhet. Efter att ha omvandlat så många av de mest signifikanta bitarna så att de återstående bltama inte är fler än 8-10 stycken så avbryts denna första fas. Det krävs därvid inte högre noggrannhet än att en konventionell omvandlingsmetod kan ta över vilket skeri en andra fas. Det ovan angivna patentet nämner att denna omvandling kan ske med olika metoder. 15 20 25 30 35 »S16 581É 2 thereby can achieve a very high accuracy. After converting so many of the most significant pieces so that the remaining sheets are no more than 8-10 pieces, this first phase is interrupted. No higher accuracy is required than a conventional conversion method can take over which second phase takes place. The above patent mentions that this conversion can be done by various methods.

Särskilt anges den kunnaiske med rampomvandling eller successiv approximation.In particular, the knowledge of ramp transformation or successive approximation is indicated.

För föreliggande uppfinning är det endast en förutsättning att man utnyttjar en metod som utnyttjar spännings- eller strömreferenser och som genom trimning av komponenter kan kalibreras. I det följande kommer för enkelhets skull förutsättas att det är-fråga om successiv approximation, utan att detta på något sätt är avsett som en begränsning. Det är endast ett exempel.For the present invention, it is only a prerequisite that a method is used which utilizes voltage or current references and which can be calibrated by trimming components. In the following, for the sake of simplicity, it will be assumed that this is a question of successive approximation, without this being in any way intended as a limitation. This is just an example.

Det är önskvärt att omvandla så många bitar som möjligt i den' andra fasen, efter- som den successiva approximationsprincip som används där är såväl snabbare som effektsnålare än den pulsräknande första fasen. Den nu aktuella uppfinningen klarar av att omvandla fler än 10 bitari den andra fasen genom att den får den ut- formning som framgår av det efterföljande självständiga patentkravet. Fördelaktiga utföringsformer av uppfinningen framgår av övriga patentkrav.It is desirable to convert as many bits as possible in the second phase, since the successive approximation principle used there is both faster and more power efficient than the pulse counting first phase. The present invention is capable of converting more than 10 bits into the second phase by having the design set forth in the appended independent claim. Advantageous embodiments of the invention appear from other patent claims.

Uppfinningen har utvecklats för digitalisering av signalerna ifrån en infraröd (IR) sensor, varför denna tillämpning utgör basen för beskrivningen. Uppfinningen har dock andra tänkbara användningsområden, såsom telekommunikation, hörappa- rater, audio, mätutrustning m. m., vilket medför att det sökta patentskyddet-uttryck- ligen avser en generell tillämpning. l det följande kommer uppfinningen att beskrivas närmare under hänvisning till bifogade ritningar, där fig. 1 visar en känd återkopplad integrator som utgångspunkt för ' uppfinningen, fig. 2 visar en känd analog-tilI-digitalomvandlare som utgångspunkt för uppfinningen, fig. 3 visar en känd analogdel av en omvandlare med chopprande ingång, fig. 4 visar en känd sensoranordning med användning av omvandlare enligt tidigare figurer, fig. 5 visar en första utföringsform av en uppfinningsenlig kompensering av laddningsinjektion vid anordningar enligt figurerna 1-4, a. .no 10 15 20 25 30 35 516 581.' 3 fig. 6 visar en andra utföringsform av en uppfinningsen_|ig kompensering av laddningsinjektion vid anordningar enligt figurerna 1-4, fig. 7 visar en tredje utföringsform av en uppfinningsenlig kompensering av laddningsinjektion vid anordningar enligt figurerna 1-4 och fig. 8 visar kalibrering av återkopplingsnivåerna vid en anordning enligt uppfinningen.The invention has been developed for digitizing the signals from an infrared (IR) sensor, so this application forms the basis of the description. However, the invention has other possible areas of use, such as telecommunications, hearing aids, audio, measuring equipment, etc., which means that the patent protection applied for explicitly refers to a general application. In the following, the invention will be described in more detail with reference to the accompanying drawings, in which Fig. 1 shows a known feedback integrator as a starting point for the invention, Fig. 2 shows a known analog-to-digital converter as a starting point for the invention, Fig. 3 shows a Fig. 4 shows a known sensor device using transducers according to previous figures, Fig. 5 shows a first embodiment of a compensation according to the invention of charge injection in devices according to Figs. 1-4, a. 15 20 25 30 35 516 581. ' Fig. 6 shows a second embodiment of an inventive compensation of charge injection in devices according to Figs. 1-4, Fig. 7 shows a third embodiment of an invention according to the invention compensation of charge injection in devices according to Figs. 1-4 and Fig. 8 shows calibration of the feedback levels in a device according to the invention.

Som utgångspunkt för beskrivningen av uppfinningen kommer först en utförings- form av en PR-ADC att beskrivas, varefter en modifiering enligt föreliggande upp- finning beskrivs. Den aktuella PR-ADC:n är uppbyggd kring en återkoppladintegra- tor enligt figur 1 som nollställs innan varje omvandling. Om det inte vore för den negativa återkopplingen via digital till analogomvandlaren (DAC) så skulle insigna- len efter några klockcykler överstyra integratorn på grund av att signalen ackumuleras. Återkopplingen är tidsdiskret och uppdateras vid varje positiv klockflank och tiden däremellan utgör en integrationsperiod. Endast tre återkopplingsnivåer är möjliga i exemplet, +ref, O, eller -ref, där +ref ökar integratorns värde, -ref minskar och 0 har ingen påverkan alls. l en tröskling av integratorns värde med en komparator avgörs om återkopplingsnivån -ref eller +ref ska användas. Nollåterkoppling används endast under den första integrationscykeln. Återkopplingens absolutnivå, ref, sätts så att den precis kan motverka den största insignalamplituden. Maximal insignal ger då återkopplingen -ref hela tiden och minimal insignal +ref.As a starting point for the description of the invention, first an embodiment of a PR-ADC will first be described, after which a modification according to the present invention will be described. The current PR-ADC is built around a feedback integrator according to Figure 1 which is reset before each conversion. If it were not for the negative feedback via digital to the analog converter (DAC), the input signal would override the integrator after a few clock cycles due to the signal accumulating. The feedback is time-discrete and is updated at each positive clock edge and the time in between constitutes an integration period. Only three feedback levels are possible in the example, + ref, 0, or -ref, where + ref increases the value of the integrator, -ref decreases and 0 has no effect at all. A threshold of the integrator's value with a comparator determines whether the feedback level -ref or + ref is to be used. Zero feedback is used only during the first integration cycle. The absolute level of the feedback, ref, is set so that it can precisely counteract the largest input signal amplitude. Maximum input signal then gives the feedback -ref all the time and minimum input signal + ref.

Anta att man önskar en upplösning på n bitar, där n = n1+n2. En omvandling inleds med att under de första, N1 = 2"1, klockperioderna registreras antalet negativa återkopplingar, vilket motsvarar den flanktriggade bitströmmen ut ifrån komparatom.Assume that you want a resolution of n bits, where n = n1 + n2. A conversion begins with the number of negative feedbacks being registered during the first, N1 = 2 "1, clock periods, which corresponds to the edge-triggered bitstream from the comparator.

Det binära värdet för detta antal motsvarar då de n1 mest signifikanta bitarna.The binary value for this number then corresponds to the n1 most significant bits.

Anordningen fungerar under denna första fas som en spänning-til|-pu|smängds- omvandlare, ovan refererad till som en pulsräknande omvandlare.The device functions during this first phase as a voltage-to | -pu | set-top converter, referred to above as a pulse-counting converter.

Under och efter den sista cykeln i den första fasen så kopplas insignalen bort för att nästa fas ska fungera korrekt. lntegratorns värde kommer efter den första fasen att vara summan av insignalen och den registrerade återkopplingen under dessa N1 integrationscykler. Detta värde definieras nu som restspänning.During and after the last cycle in the first phase, the input signal is switched off for the next phase to work correctly. The value of the integrator after the first phase will be the sum of the input signal and the registered feedback during these N1 integration cycles. This value is now defined as residual voltage.

Uppfinningen beskrivs här och i det följande utgående från att mätvärdet som är insignal till anordningen har formen av en spänning. insignalen kan dock ha andra annu» 10 15 20 25 30 35 516 581 4 former, såsom ström eller laddning. Vad som i det följande sägs om restspänning får då naturligtvis läsas restvärde av aktuellt slag o.s.v.The invention is described here and in the following on the basis that the measured value which is an input signal to the device has the form of a voltage. however, the input signal may have other forms, such as current or charge. What is said in the following about residual voltage may then of course be read residual value of the type in question, and so on.

För att öka upplösningen hos den integrerade signalen till n bitar så omvandlas restspänningen med upplösningen n2 = n-n1 bitar. Omvandlingen av restspänning- en kräver endast en noggrannhet och upplösning motsvarande n2 bitar och kan därför ske med traditionell successiv approximation, vilket ger en betydligt snabbare omvandlingstakt än om de resterande bitarna skulle ha upplösts genom puls- räknande.To increase the resolution of the integrated signal to n bits, the residual voltage is converted with the resolution n2 = n-n1 bits. The conversion of the residual voltage requires only an accuracy and resolution corresponding to n2 bits and can therefore take place with traditional successive approximation, which gives a much faster conversion rate than if the remaining bits had been resolved by pulse counting.

Den successiva approximationen genomförs genom att återkopplingens abso- lutvärde halveras i var och en av de följande ng klockperioderna. Dessutom så måste insignalen vara strypt genom att ingången kopplas till jord. Därigenom erhålls de n2 minst signifikanta bitarna vid komparatorns utgång med fallande signifikans.The successive approximation is performed by halving the absolute value of the feedback in each of the following ng clock periods. In addition, the input signal must be throttled by connecting the input to ground. Thereby the n2 least significant bits are obtained at the output of the comparator with decreasing significance.

För att hålla den avseddawnoggrannheten så måste de n2 återkopplingsnivåerna hålla ng bitars precision. ' Det slutliga digitala värdet som motsvarar summan av de N1 insignalsamplen erhålls genom att vikta ihop antalet negativa återkopplingar med bitama ifrån suc- cessiva approximationen såsom visas i figur 2.To maintain the intended accuracy, the n2 feedback levels must maintain ng bits of precision. The final digital value corresponding to the sum of the N1 input samples is obtained by folding the number of negative feedbacks with the bits from the successive approximation as shown in Figure 2.

Analogdelen i en PR-ADC implementering med chopprande ingång kan se ut som i figur 3. Under den inledande nollställningen så är switchama Sref och Sim båda ledande varpå Cint tappar sin laddning. Den efterföljande integreringen går till så att switcharna Sref och Sim alternerar, så att dessa aldrig är ledande samtidigt.The analog part of a PR-ADC implementation with a chopping input can look like in figure 3. During the initial reset, the switches Sref and Sim are both conductive, after which Cint loses its charge. The subsequent integration is done so that the switches Sref and Sim alternate, so that these are never conductive at the same time.

Alterneringen sker i takt med att insignalen choppras, vilket medför att laddningen Gin x Vin ackumuleras till Cint. På samma sätt ackumuleras återkopplingen genom choppringen av kapacitansen Cfb med switchen Sfb mellan återkopplingsspänning, ref/i, och nollreferens, refc. I Återkopplingens tecken, +ref eller -ref, bestäms av fasen på denna choppring, vilken _i sin tur avgörs av komparatorns beslut. Nollåterkoppling löses genom att inte choppra, det vill säga fixera Sfb mot till exempel nollreferens. Vid restspännings- omvandlingen så halveras återkopplingen genom att man minskar den chopprade spänningen. Genom att koppla switchama Sa-Sh i ordningen Sa till Sh så halveras denna spänning för varje steg. 10 15 20 25 30 35 .S16 5st šïïi 'i 5 Omvandlingstiden, tc, är summan av tiden för spänning-til|-pulsmängdsomvand- lingen under fas 1, t1, och tiden för restspänningsomvlandlingen under den andra fasen, t2. t1 är linjär mot upplösningen dvs, t1 är tiden för 2n1 klockperioder och tg är tiden för n2 klockperioder. Således är t1 oftast mycket större än t2 och den totala omvandlingstiden kan därför förkortas avsevärt om noggrannheten i restspännings- omvandlingen kan ökas. Om till exempel två bitar kan flyttas från första till andra fasen; förkortas omvandlingstiden ungefär fyra gånger.The alternation takes place as the input signal is chopped, which means that the charge Gin x Vin accumulates to Cint. In the same way, the feedback is accumulated by chopping the capacitance Cfb with the switch Sfb between feedback voltage, ref / i, and zero reference, refc. The sign of the feedback, + ref or -ref, is determined by the phase of this chopp ring, which in turn is determined by the decision of the comparator. Zero feedback is solved by not chopping, ie fixing Sfb against, for example, zero reference. During the residual voltage conversion, the feedback is halved by reducing the chopped voltage. By connecting the switches Sa-Sh in the order Sa to Sh, this voltage is halved for each step. 10 15 20 25 30 35 .S16 5st šïïi 'i 5 The conversion time, tc, is the sum of the time of the voltage-to-pulse rate conversion during phase 1, t1, and the time of the residual voltage conversion during the second phase, t2. t1 is linear with the resolution ie, t1 is the time of 2n1 clock periods and tg is the time of n2 clock periods. Thus, t1 is usually much larger than t2 and the total conversion time can therefore be shortened considerably if the accuracy of the residual voltage conversion can be increased. If, for example, two pieces can be moved from the first to the second phase; the conversion time is shortened approximately four times.

Om den i figur 3 föreslagna implementeringen utformas väl kommer noggrannheten att begränsas dels av att laddningsinjektionen i Sref och Sim inte tar ut varandra helt och hållet och dels av att resistansstegens spänningar avviker ifrån de idealt halverande spänningsnivåerna. Dessa fel minimeras av bra design men är svåra att pressa till nivåer bättre än 8-10 bitar.If the implementation proposed in Figure 3 is well designed, the accuracy will be limited partly by the fact that the charge injection in Sref and Sim does not completely cancel each other out and partly by the fact that the voltages of the resistance stages deviate from the ideally halving voltage levels. These defects are minimized by good design but are difficult to push to levels better than 8-10 pieces.

Missanpassningen i laddningsinjektionen beror bland annat på att styrsignalerna kan ha olika stig- och falltider, att den kapacitiva lasten på switcharna fördelas olika, att switcharna på grund av relativ placering och orientering på chipet blir olika och att tillverkningsprocessen kan ge upphov till lokala variationer. Även läckströmmari diffusioner och transistorer kan förekomma. Resistansstegens onoggrannhet härrör från variation i geometri och resistivítet över denna.The mismatch in the charge injection is due, among other things, to the control signals having different rise and fall times, the capacitive load on the switches being distributed differently, the switches being different due to relative placement and orientation on the chip and the manufacturing process giving rise to local variations. Leakage current diffusions and transistors can also occur. The inaccuracy of the resistance steps stems from variation in geometry and resistivity across it.

Uppfinningen kan användas till att radikalt förbättra noggrannheten i till exempel ADC baserad på successiv approximation genom kalibrering av missanpassningen i laddningsinjektion och resistansstege. Den exemplifierade självkalibreringen utnyttjar att PR-ADC:n är lämpad för parallell implementering med en gemensam resistansstege. Extra parallella PR-ADC kanaler kostar därför inte mycket i extra area och effekt, speciellt om tillämpningen från början kräver en massiv parallell omvandling med kanske upp till flera hundra parallella kanaler.The invention can be used to radically improve the accuracy of, for example, ADC based on successive approximation by calibrating the mismatch in charge injection and resistance ladder. The exemplified self-calibration utilizes that the PR-ADC is suitable for parallel implementation with a common resistance ladder. Extra parallel PR-ADC channels therefore do not cost much in extra area and power, especially if the application from the beginning requires a massive parallel conversion with perhaps up to several hundred parallel channels.

Med två extra kanaler för självkalibrering av resistansstege respektive ladd- ningsinjektion kan kalibreringen pågå kontinuerligt utan att den ordinarie funktionen påverkas. Detta gör också kalibreringen okänslig för drift eftersom den hela tiden är uppdaterad. Kalibrering med extra parallella kanaler förutsätter att alla kanaler har samma fel. Detta kan anses vara fallet eftersom det är uppenbart att den gemen- samma resistansstegen påverkar alla kanaler identiskt och att det måste förutsättas att den systematiska missanpassningen dominerar över lokala variationer när det gäller laddningsinjektionen. 10 _15 20 25 _30 35 e 51-6- 591; 6 Effekten av laddningsinjektionen motsvaras av en liten men konstant insignal som adderas till integratorn i varje period. Den första fasen är robust mot detta och ger endast en offset på utgången, men effekten på restspänningsomvandlingen blir monotonicitetsfel, vilket begränsar noggrannheten. Detta beror på att laddnings- injektionen förskjuter den korrekta tröskelnivån från komparatornivån en bit varje klockperiod, vilket stör den successiva approximationen.With two additional channels for self-calibration of the resistance ladder and charge injection, respectively, the calibration can take place continuously without affecting the ordinary function. This also makes the calibration insensitive to operation as it is constantly updated. Calibration with extra parallel channels presupposes that all channels have the same error. This can be considered to be the case because it is obvious that the common resistance step affects all channels identically and that it must be assumed that the systematic maladaptation dominates over local variations with regard to the charge injection. 10 _15 20 25 _30 35 e 51-6- 591; 6 The power of the charge injection corresponds to a small but constant input signal that is added to the integrator in each period. The first phase is robust against this and gives only an offset on the output, but the effect on the residual voltage conversion becomes a monotonicity error, which limits the accuracy. This is because the charge injection shifts the correct threshold level from the comparator level a bit each clock period, which interferes with the successive approximation.

Laddningsinjektionen är signaloberoende i den givna implementeringen och är därför densamma för varje klockperiod. Om alla kanaler har i stort sett samma laddningsinjektion så kan en extra PR-ADC utan insignal användas för att mäta laddningsinjektionen. Den uppmätta laddningsinjektion får sedan styra en kompen- seringssignal som parallellt går in på alla kanaler via en extra ingång med låg för- stärkning med uppgift att precis subtrahera den signal som påförs genom ladd- ningsinjektionen. å Denna mätning kan implementeras på flera sätt men det är viktigt att inte få med några andra offseti mätningen, eftersom uppskattningen av laddningsinjektionen annars blir fel. Den parallella och likformiga strukturen får inte heller brytas, eftersom man annars skapar extra komplexitet och olikformig laddningsinjektion, vilket gör kompenseringen dålig.The charge injection is signal independent in the given implementation and is therefore the same for each clock period. If all channels have basically the same charge injection, an extra PR-ADC without input signal can be used to measure the charge injection. The measured charge injection is then allowed to control a compensation signal which enters all channels in parallel via an additional input with low gain with the task of precisely subtracting the signal applied by the charge injection. å This measurement can be implemented in several ways, but it is important not to include any other offset measurements, as the estimate of the charge injection will otherwise be incorrect. The parallel and uniform structure must also not be broken, as otherwise extra complexity and non-uniform charge injection are created, which makes the compensation poor.

Komparatorns absoluta omslagspunkt är inte kritisk för omvandlarens funktion i någon fas, men avvikelser i denna ifrån integratoms begynnelsevärde introducerar en ekvivalent offset på PR-ADC:ns ingång. lntegratorns begynnelsevärde är dess spänning under reset men återfinns även i varje period då Sref är sluten. Vid kom- pensering kommer denna offset att spridas ut över omvandlingens alla klockperio- der. Om förhållandet mellan antalet klockperioderi första respektive andra fasen är stort blir den totala offseten under restspänningsomvandlingen liten och därför inte något problem om komparatorns offset inte är stor.The absolute turning point of the comparator is not critical for the function of the converter in any phase, but deviations in this from the initial value of the integrator introduce an equivalent offset at the input of the PR-ADC. The initial value of the integrator is its voltage during reset but is also found in each period when Sref is closed. In the case of compensation, this offset will be spread over all clock periods of the conversion. If the ratio between the number of clock periods in the first and second phases is large, the total offset during the residual voltage conversion becomes small and therefore no problem if the offset of the comparator is not large.

Om upplösningen i den första fasen är låg, innebärande få integrationsperioder, eller om komparatorns och operationsförstärkarens offset är stora, måste man an- tingen använda sig av en komparator som är offsetkompenserad med avseende på integratorns begynnelsevärde eller direkt mäta skillnaden mellan integratorns be- gynnelsevärde och dess slutvärde efter en omvandling. Exempel på båda meto- derna kommer att ges. Operationsförstärkaren är av den typ som från spänningar på ingångarna ger en ström på utgången, kallad OTA. n n u. an» 10 15 20 25 30 35 :315 58 7 Ett användningsområde som både visar uppfinningens tillämpbarhet och ex- emplifierar en utföringsform är en 256x256 sensormatris för infraröd strålning med A/D omvandling på samma chip visad i figur 4. Förhållandet mellan den offset detektorerna har över arrayen och den genererade signalamplituden för en önskad temperaturkänslighet på 0.1 °K kräver en ADC upplösning på minst 16 bitar för att klara det stora dynamiska området. För att klara både omvandlingstakt och upplösning så har en kolumnvis parallell lösning fördelar. Till denna lösning passar PR-ADC:n mycket bra. ' Den maximala klockfrekvensen för noggrann analog insvängning och den bild- frekvens som krävs ger en övre gräns på ungefär 8 bitar för PR-ADC:ns första om- vandlingsfas. Detta ger då en 8 bitars upplösning för restspännningsomvandlingen.If the resolution in the first phase is low, meaning few integration periods, or if the offset of the comparator and the operational amplifier is large, one must either use a comparator that is offset compensated with respect to the integrator's initial value or directly measure the difference between the integrator's initial value and its final value after a conversion. Examples of both methods will be given. The operational amplifier is of the type that from voltages at the inputs provides a current at the output, called OTA. nn u. an »10 15 20 25 30 35: 315 58 7 One area of use which both shows the applicability of the invention and exemplifies an embodiment is a 256x256 sensor matrix for infrared radiation with A / D conversion on the same chip shown in Figure 4. The relationship between the offset detectors have over the array and the generated signal amplitude for a desired temperature sensitivity of 0.1 ° K requires an ADC resolution of at least 16 bits to handle the large dynamic range. To cope with both conversion rate and resolution, a column-by-parallel solution has advantages. The PR-ADC fits very well with this solution. The maximum clock frequency for accurate analog oscillation and the required frame rate provide an upper limit of approximately 8 bits for the first conversion phase of the PR-ADC. This then gives an 8 bit resolution for the residual voltage conversion.

Det har visat sig att laddningsinjektionen då kan ge upphov till betydelsefulla mono tonicitetsfel. Detta beror på att den kiselyta som är tillgänglig per ADC är mycket begränsad i detta fall, vilket medför att små kondensatorer måste användas, något som leder till att kretsen blir mer utsatt för laddningsinjektion. Vid ännu högre totala Upplösningar på exempelvis 18 bitar, blirkompensering av laddningsinjektionen än mer betydelsefull.It has been shown that the charge injection can then give rise to significant monotonicity errors. This is because the silicon surface available per ADC is very limited in this case, which means that small capacitors must be used, which leads to the circuit being more exposed to charge injection. At even higher total resolutions of, for example, 18 bits, compensation of the charge injection becomes even more significant.

En första implementering av en sådan kompensering illustreras i figur 5 där den extra ADC kanalen visas i ett blockdiagram. Lösningen använder en resistansstege, vilket gör att kompenseringen blir statisk. Resistansstegen kan vara densamma som används för genereringen av återkopplingsnivåerna. Kompenseringsnivån, Vwmp, selekteras ut från en resistansstege. Därefter choppras och buffras denna spänning centralt och appliceras parallellt på alla PR-ADC-kanalernas kompense- ringsingångar. Den första kanalens ingång, in,, är indikerad med en' grovt streckad linje. Choppringsreferensen kan i stället för att som indikerat vara halva matnings- spänningen vara selekterad från resistansstegen. Denna selektion är då lämpligtvis speglad från mitten av resistansstegen för att öka spänningssvinget för att däri- genom kunna minska kompenseringsingångarnas känslighet.A first implementation of such compensation is illustrated in Figure 5 where the additional ADC channel is shown in a block diagram. The solution uses a resistance ladder, which makes the compensation static. The resistance steps may be the same as those used for generating the feedback levels. The compensation level, Vwmp, is selected from a resistance ladder. Thereafter, this voltage is chopped and buffered centrally and applied in parallel to all the compensation inputs of the PR-ADC channels. The input of the first channel, in ,, is indicated by a 'roughly dashed line. Instead of being half the supply voltage, the chopping ring reference can be selected from the resistance steps. This selection is then suitably mirrored from the center of the resistance stages in order to increase the voltage swing in order thereby to be able to reduce the sensitivity of the compensation inputs.

Den aktuella kompenseringsnivån lagras i ett digitalt register med en upp- och ned- räknare, som matar avkodaren. Regleringen av kompensationsnivån sker här genom att räkna upp registrets värde om kompensationsspänningen är för låg och räkna ned om nivån är för hög. Upp- eller ned-regleringen styrs enklast genom att man utnyttjar den redan befintliga komparatorn i kretsen, såsom visas. Beslut om att öka eller minska kompenseringen tas i den sista perioden av den successiva approximationsfasen, för att så mycket laddningsinjektion som möjligt skall ha c .soon- u uu uu uu u- »- u» u u. u u u u u _ u uu- uu.. i. u un... uuu uuuu u u u u u s u. uuuu vuu uuuu u: u~ u» 10 15 20 25 30 35 15 5g1¿ 8 se :nu lagrats upp. Detta kan uppnås genom att man använder styrsignalen för lagringen av den minst signifikanta biten som klocka till upp- och ned-räknaren, eftersom denna signal är hög endast under detta intervall.The current compensation level is stored in a digital register with an up and down counter, which feeds the decoder. The regulation of the compensation level takes place here by calculating the value of the register if the compensation voltage is too low and counting down if the level is too high. The up or down control is most easily controlled by using the already existing comparator in the circuit, as shown. Decisions to increase or decrease the compensation are made in the last period of the successive approximation phase, so that as much charge injection as possible has c .soon- u uu uu uu u- »- u» u u. .i. u un ... uuu uuuu uuuuus u. uuuu vuu uuuu u: u ~ u »10 15 20 25 30 35 15 5g1¿ 8 se: nu lagrats upp. This can be achieved by using the control signal for storing the least significant bit as clock to the up and down counter, since this signal is high only during this interval.

För att enbart laddningsinjektionen ska vara närvarande på integratorn efter en omvandling så kan varken insignal eller återkoppling tillåtas. Därför måste mät- ÅDCzn modifieras så att Sin och Sfb kontakterarjord eller någon annan stabil spänning. lfall komparatorn i PR-ADC:n inte är offset-kompenserad, är det lämpligt att offset-kompensera åtminstone komparatorn i mät-ADC:n. Sådan kompensering är standard för CMOS komparatorer. Om laddningsinjektionen nu är perfekt kom- penserad, blir integratorns värde i sista perioden detsamma som dess begynnelse- och reset-värde. Om det föreligger en för låg eller för hög kompenseringsnivån, kan då avgöras genom en tröskling av komparatorn kring detta värde.In order for only the charge injection to be present on the integrator after a conversion, neither input signal nor feedback can be allowed. Therefore, the measuring ÅDCzn must be modified so that Sin and Sfb contact ground or some other stable voltage. If the comparator in the PR-ADC is not offset-compensated, it is advisable to offset-compensate at least the comparator in the measuring ADC. Such compensation is standard for CMOS comparators. If the charge injection is now perfectly compensated, the value of the integrator in the last period will be the same as its initial and reset value. If there is a too low or too high compensation level, then it can be determined by a threshold of the comparator around this value.

Initialt kommer troligen kompenseringen att vara långt ifrån korrekt. Denna kommer då att regleras ett steg i taget tills dess att den korrekta kompenseringen har uppnåtts. Därefter kommer kompenseringen att altemera runt den optimala nivån i takt med regleringen. Om det inte vore för brus i komparator och framför allt i switchandet i integratorn, skulle kompenseringen aldrig vara mer en ett steg ifrån optimum. Bruset slår dock igenom på kompenseringen och med denna enkla princip, kan kompenseringen vara flera steg fel. Det är då viktigt att stegen, åtmins- tone nära optimum, är så små att dessa endast utgör en bråkdel av den minst bety- delsefulla biten, lsb, i ett omvandlat värde.Initially, the compensation will probably be far from correct. This will then be regulated one step at a time until the correct compensation has been achieved. Thereafter, the compensation will alternate around the optimal level in step with the regulation. If it were not for noise in the comparator and especially in the switching in the integrator, the compensation would never be more than one step away from the optimum. However, the noise affects the compensation and with this simple principle, the compensation can be several steps wrong. It is then important that the steps, at least close to the optimum, are so small that they constitute only a fraction of the least significant bit, lsb, in a converted value.

Steglängden i regleringen bestäms blandannat av kopplingskapacitansen för den extra ingången. Denna ska inte väljas större än att det största laddningsinjek- tionsfelet kan regleras med fullt utslag på kompensationsspänningen. Detta medför då minimal steglängd för en given upplösning i kompenseringen och en minimal ökning av bruset i PR-ADCzn. Kapacitansen kan i de flesta fall realiseras med den parasitiska kapacitansen hos en korsande ledare över arrayen av ADC kanaler och tar således en minimal yta. Regleringstiden för en kompensering med 1000 olika nivåer och en omvandlingstakt hos PR-ADC på 10 ksample/s blir maximalt 0.1 s efter att spänningen slagits på, vilket i de allra flesta fall är tillräckligt. Om tillverk- ningsprocessen tillåter icke-flyktiga minnen att implementeras, kan korrekt kompen- sering erhållas mycket snabbare. l de fall då ADC-arrayen används kontinuerligt, kan en dynamisk lösning spara in en del hårdvara i form av switchar, en eventuell extra resistansstege, en demul- u u u . n u « u un 10 15 20 25 30 35 516 satt ' 9 tiplexer, ett digitalt register och adderare. En sådan lösning presenteras i ﬁgur 6.The step length in the control is determined, among other things, by the switching capacitance of the auxiliary input. This should not be selected greater than that the largest charge injection error can be regulated with full effect on the compensation voltage. This then entails a minimum step length for a given resolution in the compensation and a minimal increase in the noise in the PR-ADCzn. The capacitance can in most cases be realized with the parasitic capacitance of a crossing conductor over the array of ADC channels and thus takes up a minimal area. The control time for a compensation with 1000 different levels and a conversion rate of PR-ADC of 10 ksample / s will be a maximum of 0.1 s after the voltage has been switched on, which in most cases is sufficient. If the manufacturing process allows non-volatile memories to be implemented, correct compensation can be obtained much faster. In cases where the ADC array is used continuously, a dynamic solution can save some hardware in the form of switches, a possible extra resistance ladder, a demul- u u u. n u «u un 10 15 20 25 30 35 516 sat '9 tiplexes, a digital register and adder. Such a solution is presented in Figure 6.

Den innehåller en kompensationsintegrator som påförs en liten positiv eller negativ laddning beroende på kornparatorns tröskling. Laddningen pàförs genom uppladd- ningen av Cupp eller Cned då dessa kopplas till respektive transistor. Transistorn för då över laddningen till kompensationsintegratorn. Kompensationsintegratorns resulterande spänning ersätter då spänningen från demultiplexern i den förra lös- ningen.It contains a compensation integrator which is applied a small positive or negative charge depending on the threshold of the grain comparator. The charge is applied by charging Cupp or Cned as these are connected to the respective transistor. The transistor then transfers the charge to the compensation integrator. The resulting voltage of the compensation integrator then replaces the voltage from the demultiplexer in the previous solution.

Ett tredje exempel på dynamisk implementering visas i figur 7 där regleringen är direkt proportionell mot laddningsinjektionen. Där samplas helt enkelt skillnaden mellan integratorns begynnelsevärde och dess slutvärde. Skillnaden pàförs kom- pensationsintegratorn genom swítchandet av kapacitansen Cs. Denna metod elimi- nerar alterneringen runt optimal kompenseringsnivå på grund av att kompensering- en inte är kvantiserad. Påverkan av brus i kompenseringen kan dock inte undvikas.A third example of dynamic implementation is shown in Figure 7 where the control is directly proportional to the charge injection. It simply samples the difference between the integrator's initial value and its final value. The difference is applied to the compensation integrator by switching the capacitance Cs. This method eliminates the alternation around the optimal compensation level due to the fact that the compensation is not quantized. However, the effect of noise in the compensation can not be avoided.

Ett flertal standardlösningar kan tillgripas för implementeringen som dock måste vara okänslig mot kompensationsintegratorns offset och inte ge för stor egen ladd- ningsinjektion. Bufferten ifiguren har två funktioner. Dels utnyttjar bufferten kompa- ratorns ingångssteg för att efterlikna den kapacitiva lasten hos de ordinarie ADC- kanalerna, så att samma laddningsinjektion erhålls. Dels medför förstärkningen i buffern att kompensationsintegratorns offset kan försummas. l stället för att noggrant upphäva laddningsinjektionen med en lika stor motriktad signal, enligt någon av de ovanstående metodema, kan algoritmen för successiv approximation göras tolerant mot laddningsinjektion. l traditionell successiv app- roximation reduceras sökintervallet med en faktor två per steg, eftersom det ger den I snabbaste sökningen och binärt viktade bitar. Denna metod blir emellertid känslig för drift, som, kan uppkomma till exempel från Iaddningsinjektion. Om värdet som skall approximeras driver under approximeringens gång och hamnar utanför det tidigare bestämda intervallet, kan approximeringen inte täcka in det drivande värdet.A number of standard solutions can be used for the implementation, which, however, must be insensitive to the compensation integrator's offset and not give too large its own charge injection. The buffer in the figure has two functions. On the one hand, the buffer uses the input stage of the comparator to mimic the capacitive load of the ordinary ADC channels, so that the same charge injection is obtained. On the one hand, the gain in the buffer means that the offset of the compensation integrator can be neglected. Instead of accurately canceling the charge injection with an equally large reverse signal, according to any of the above methods, the successive approximation algorithm can be made tolerant to charge injection. In traditional successive approximation, the search interval is reduced by a factor of two per step, as it provides the fastest search and binary weighted bits. However, this method becomes sensitive to operation, which may arise, for example, from charge injection. If the value to be approximated drifts during the approximation and falls outside the previously determined range, the approximation cannot cover the driving value.

Därigenom blir den binära koden felaktig.As a result, the binary code becomes incorrect.

Om man med känd teknik reducerar intervallet med en faktor mindre än två, kommer även ett drivande värde att kunna täckas av approximationsalgoritmen.If the interval is reduced by a factor of less than two with known technology, a driving value will also be able to be covered by the approximation algorithm.

Detta gäller om driften per steg är mindre än den resulterande extra täckningen i över- och underkant av intervallet jämfört med en halvering av intervallet. Den suc- cessivaapproximationen blir därmed tolerantare mot drift och felaktiga komparator- beslut i närheten av intervallgränsema. Utkoden blir dock inte binär utan varje bit 10 .15 20 25 -30 35 v51 6 5 s tå §ÉÉ= - - Éffï 10 motsvarar täckningen hos respektive intervall. Dessutom blir den maximala upplös- ningen begränsad till samma storleksordning som laddningsinjektionen per cykel.This applies if the operation per step is less than the resulting extra coverage at the top and bottom of the range compared to halving the range. The successive approximation thus becomes more tolerant of operation and incorrect comparator decisions in the vicinity of the interval limits. However, the output code does not become binary but each bit 10 .15 20 25 -30 35 v51 6 5 s toe §ÉÉ = - - Éffï 10 corresponds to the coverage of each interval. In addition, the maximum resolution is limited to the same order of magnitude as the charge injection per cycle.

I den föreslagna implementeringen av PR-ADC:n bestäms varje stegs intervall av spänningsnivån från resistansstegen. Resistansstegen ska då konstrueras så att spänningsnivån faller långsammare än en faktor två. För korrekt funktion krävs att varje bit viktas korrekt. Ett sätt att få en korrekt viktning är att internt mäta upp resis- tansstegen och därmed intervallet. Detta kan göras med en extra ADC-kanal speciellt för detta ändamål. Resultatet av dessa mätningar får då direkt styra vikt- ningen av respektive beslut i den successivt approximerande sökningen.In the proposed implementation of the PR-ADC, the range of each stage is determined by the voltage level from the resistance stages. The resistance steps must then be designed so that the voltage level falls more slowly than a factor of two. For proper function, each piece must be weighted correctly. One way to get a correct weighting is to internally measure the resistance steps and thus the interval. This can be done with an additional ADC channel specifically for this purpose. The results of these measurements can then directly control the weighting of each decision in the successively approximated search.

Ett annat sätt är att med hjälp av auto-kalibrering av resistensstegen hålla nog- granna, förutbestämda intervall med metoder som liknar de som nedan nämns för kalibrering av resistansstegen till exakt halverande nivåer.Another way is to use accurate calibration of the resistance steps to keep accurate, predetermined intervals with methods similar to those mentioned below for calibrating the resistance steps to exactly halving levels.

Om laddningsinjektionen genom kompensering eller annan teknik är liten, kommer resistansstegens onoggrannhet att begränsa den noggrannhet och upplösning som kan erhållas i restspänningsomvandlingen i en för övrigt välkonstruerad PR-ADC.If the charge injection by compensation or other technique is small, the inaccuracy of the resistance steps will limit the accuracy and resolution that can be obtained in the residual voltage conversion in an otherwise well-designed PR-ADC.

PR-ADC:n har totalt sett en större noggrannhet än restspänningsomvandlingen, som begränsas av resistansstegen. Den större noggrannheten kommer från den robusta första fasen med spänning-till-pulsmängdsomvandling. Den totalt sett större noggrannheten kan då användas till att kalibrera resistansstegen till högre r noggrannhet.Overall, the PR-ADC has a greater accuracy than the residual voltage conversion, which is limited by the resistance steps. The greater accuracy comes from the robust first phase of voltage-to-pulse rate conversion. The overall greater accuracy can then be used to calibrate the resistance steps to a higher accuracy.

För kalibreringen av resistansstegen adderas lämpligen ytterligare en parallell PR- ADC kanal till den existerande PR-ADC-arrayen. Uppgiften för denna kanal blir att mäta upp àterkopplingsnivåerna från resistansstegen, så att dessa kan kalibreras till att vara noggranna halveringar av varandra. Resistansstegens återkopp- lingsnivåer kopplas då successivt in till denna kanal, för att digitaliseras med hög noggrannhet. Uppmätningen av en återkopplingsnivå går till så att ingången på mät-ADC:n chopprar mellan den aktuella avtappningen på resistansstegen och refo i figur 3.For the calibration of the resistance steps, a further parallel PR-ADC channel is suitably added to the existing PR-ADC array. The task of this channel will be to measure the feedback levels from the resistance stages, so that these can be calibrated to be accurate halves of each other. The feedback levels of the resistance stages are then successively connected to this channel, in order to be digitized with high accuracy. The measurement of a feedback level takes place so that the input of the measuring ADC chops between the current drain on the resistance stages and refo in figure 3.

Om ADC:n inte är fri från offset, måste uppmätningen av resistansstegen börja med att mäta ADC:ns egen offset, för att sedan kunna dra ifrån denna i mätningarna på resistansstegen. l detta exempel antas att laddningsinjektionen kompenseras, vilket medför en så pass låg offset att en offsetkompensering inte behöver göras: Om den däremot skulle krävas, behövs ett digitalt register för att lagra denna offset, en oc: 10 15 20 25 30 35 astra 581: 11 subtraktor för att dra bort den och en extra mätcykel, för att mäta offseten med in- gången jordad. Alternativt kan varje återkopplingsnivå mätas upp två gånger, men med olika fas på choppringen. Signalen blir då omvänd mellan de båda mätning- arna men offseten förblir konstant. Subtraktion av de digitaliserade värdena adderar då signalen men offseten subtraheras bort. Kalibreringen är inte avhängig av vilken metod som väljs och beskrivs därför inte.If the ADC is not free of offset, the measurement of the resistance steps must start by measuring the ADC's own offset, in order to then be able to subtract this in the measurements of the resistance steps. In this example, it is assumed that the charge injection is compensated, which results in such a low offset that an offset compensation does not need to be made: If, on the other hand, it were required, a digital register is needed to store this offset, an oc: 10 15 20 25 30 35 astra 581: 11 subtractor to pull it off and an extra measuring cycle, to measure the offset with the entrance grounded. Alternatively, each feedback level can be measured twice, but with different phases on the chopper ring. The signal is then reversed between the two measurements, but the offset remains constant. Subtraction of the digitized values then adds the signal but the offset is subtracted away. The calibration does not depend on which method is selected and is therefore not described.

En uppmätning börjar med att man mäter den fulla återkopplingsnivån under spänning-till-pulsmängdsomvandlingen, vilken får utgöra den korrekta referensnivån efter vilken de andra återkopplingsnivåerna ska halveras. Därefter mäts ref/2. Om nu det digitaliserade värdet av ref/2 är mindre än det halverade värdet av den digi- taliserade referensnivån så ska denna nivå ökas och vice versa. Jämförelsen görs med en digital komparator. På samma sätt mäts ref/4 och jämförs med det ytterli- gare ett steg halverade referensvärdet varefter ref/4 kalibreras. Resterande åter- kopplingsnivåer mäts och jämförs på motsvarande sätt tills den sista nivån är upp- mätt.A measurement begins by measuring the full feedback level during the voltage-to-pulse rate conversion, which may be the correct reference level after which the other feedback levels are to be halved. Then ref / 2 is measured. If now the digitized value of ref / 2 is less than the halved value of the digitized reference level, this level should be increased and vice versa. The comparison is made with a digital comparator. In the same way, ref / 4 is measured and compared with the additional step halved the reference value, after which ref / 4 is calibrated. The remaining feedback levels are measured and compared in a corresponding manner until the last level is measured.

Den tidigare använda principen att reglera kalibreringen ett steg i taget ger en enkel lösning. Varje återkopplingsnivå har sitt eget register som stegas upp eller ned beroende på komparatorns utfall för respektive nivå. Kalibreringen kan imple-I menteras på flera sätt. Ett alternativ visas i figur 8 där återkopplingsnivåerna kom- penseras genom att variera refo så att korrekta återkopplingsnivåer erhålls. Den nya refo definieras som refo(i) däri betecknar aktuell återkopplingsnivå med början från noll för full återkoppling och ökar med ett per halverad nivå. Här väljs refo(0) att vara identisk med refo' vilken används under spänning-til|-pulsmängdsomvandling- en. Varje ref°(i), i > O, kalibreras nuså att den resulterande återkopplingsnivån, ref/zi-refoa), blir korrekt.The previously used principle of regulating the calibration one step at a time provides a simple solution. Each feedback level has its own register which is stepped up or down depending on the comparator's outcome for each level. The calibration can be implemented in several ways. An alternative is shown in Figure 8, where the feedback levels are compensated by varying the refo so that correct feedback levels are obtained. The new refo is defined as refo (i) therein denotes the current feedback level starting from zero for full feedback and increasing by one per halved level. Here, refo (0) is selected to be identical to refo 'which is used during the voltage-to-pulse rate conversion. Each ref ° (i), i> 0, is now calibrated so that the resulting feedback level, ref / zi-refoa), becomes correct.

Kompvensationsspänningen refo(i) switchas ut ifrån en separat andra resistansstege matad ifrån en avtappning ifrån en tredje resistansstege. Avtappningen ska vara så avpassad att maximalt stora avvikelseri huvudresistansstegen nätt och jämt kan kompenseras. l detta exempel utnyttjas en avtappning ifrån huvudresistansstegen till att mata den andra resistansstegen för att spara komplexitet.The compensation voltage refo (i) is switched off from a separate second resistance ladder supplied from a drain from a third resistance ladder. The drain must be so adapted that maximum large deviations in the main resistance steps can barely be compensated. In this example, a drain from the main resistance stage is used to feed the second resistance stage to save complexity.

Merparten av komplexiteten ligger dock i registren som lagrar aktuellt kompen- seringsvärde, avkodaren som ifrån registrets värde selekterar motsvarande av- tappning, den aritmetiska enheten som räknar upp eller ned aktuellt registers värde 10 15 20 25 30 35 .151 5 5 31? - - ff? .2. 12 och jämför lagrat referensvärde med uppmätt värde ifrån ADC:n och styrenheten som håller reda pâ aktuell âterkopplingsnivå och förser kretsen med styrpulser.However, most of the complexity lies in the registers that store the current compensation value, the decoder that selects the corresponding drain from the value of the register, the arithmetic unit that counts up or down the value of the current register 10 15 20 25 30 35 .151 5 5 31? - - ff? .2. 12 and compares the stored reference value with the measured value from the ADC and the control unit which keeps track of the current feedback level and supplies the circuit with control pulses.

Takten och tidpunkten för A/D-omvandlingarna i exemplet bestäms av yttre behov och sker parallellt över alla kanaler inklusive den för kalibrering. Styrenheten arbetar cykliskt och kommer efter att antal omvandlingar att hamna l det läget att Areferensnlvån ref/1 ska mätas varifrån följande funktionsbeskrivning av det visade exemplet börjar.The rate and timing of the A / D conversions in the example are determined by external needs and occur in parallel across all channels including that of calibration. The control unit works cyclically and after the number of conversions ends up in the position that the reference level ref / 1 is to be measured, from where the following functional description of the example shown begins.

Ma, Sa, sa och SS sluts, så att ingången på mät-ADC:n chopprar mellan ref/1 och refo(0) och PR-ADC:n kan påbörja spänning-till-pulsmängdsomvandling. Under den efterföljande restspänningsomvandlingen avbryts choppringen på ingången, som då blir inaktiv. Samtidigt kräver restspänningsomvandlingen kompenserade ref°(i) nivåer. Sa bryts därför och i takt med att Sb-Sh selekteras, adresseras mot- svarande kompenseringsregister innehållande aktuell kalibreringsnivå, varpå de aktuella ref0(i) switchas ut från den andra resistansstegen. Efter avslutad omvand- ling läggs den digitaliserade ref/1 nivån i referensregistret och .styrenheten stegar upp för nästa mätning. l nästa mätning ska den kompenserade ref/2 nivån mätas upp, varför Mb sluts samtidigt som registret innehållande aktuell kompensering av ref/Z adresseras, så att ingången chopprar mellan ref/2 och selekterad ref°(1). Sa och sa sluts så att spänning till pulsmängdsomvandlingen kan påbörjas. Som förut blir ADC:ns ingång inaktiv under restspänningsomvandlingen och när Sb-Sh selekteras, kan motsva- rande kompenseringsregister adresseras 'och de aktuella ref0(i) switchas ut. Det digitaliserade mätvärdetjämförs sedan i den aritmetiska enheten med det halve- rade referensvärdet som lagrats. Beroende på om det »digitaliserade värdet nu är mindre eller större än halva referensvärdet ökas eller minskas innehållet i kompen- sationsregistret ett steg närmare korrekt nivå genom att den aritmetiska enheten skriver in det nya värdet i registret. Styrenheten stegar samtidigt upp för en ny mät- ning.Ma, Sa, sa and SS are closed, so that the input of the measuring ADC chops between ref / 1 and refo (0) and the PR-ADC can start voltage-to-pulse rate conversion. During the subsequent residual voltage conversion, the chopping ring on the input is interrupted, which then becomes inactive. At the same time, the residual voltage conversion requires compensated ref ° (i) levels. Sa is therefore broken and as Sb-Sh is selected, the corresponding compensation register containing the current calibration level is addressed, whereupon the current ref0 (i) is switched out from the second resistance stage. After completion of the conversion, the digitized ref / 1 level is entered in the reference register and the control unit steps up for the next measurement. In the next measurement, the compensated ref / 2 level must be measured, so Mb is closed at the same time as the register containing the current compensation of ref / Z is addressed, so that the input chops between ref / 2 and selected ref ° (1). Sa and sa conclude so that voltage to the pulse rate conversion can begin. As before, the input of the ADC becomes inactive during the residual voltage conversion and when Sb-Sh is selected, the corresponding compensation registers can be addressed and the current ref0 (i) switched off. The digitized measured value is then compared in the arithmetic unit with the halved reference value stored. Depending on whether the »digitized value is now less or greater than half the reference value, the content of the compensation register is increased or decreased one step closer to the correct level by the arithmetic unit entering the new value in the register. At the same time, the control unit steps up for a new measurement.

I nästasteg upprepas samma procedur för ref/4 nivån och fortsätter så för de andra nivåerna ända tills alla de ref/i nivåer, som ska kalibreras, har gåtts igenom.In the next step, the same procedure is repeated for the ref / 4 level and continues for the other levels until all the ref / i levels to be calibrated have been passed.

Troligtvis behöver de sista 6-8 nivåerna inte kalibreras, eftersom deras noggrannhet kan uppfyllas av komponentmatchning. Efter att den sista nivån är korrigerad, börjar styrenheten om från början med att igen mäta ref/1. För varje sådan kalibrerings- a oo o: 10 15 20 25 30 annans c u n n -0 c o nu no -OV 0,.. 0 516 581:§ 13 cykel av återkopplingsnivåerna, vinner restspänningsomvandlingen noggrannhet och därmed också ADC:n i helhet. Detta gör att precisionen l kalibreringen ökas allteftersom processen fortgår. Gränsen för den totala noggrannhet som går att erhålla sätts av precisionen i spänning-tilI-pulsmängdsomvandlaren och är mycket hög (>16 bitar).The last 6-8 levels probably do not need to be calibrated, as their accuracy can be met by component matching. After the last level has been corrected, the control unit starts measuring ref / 1 again from the beginning. For each such calibration a oo o: 10 15 20 25 30 otherwise c u n n -0 c o now no -OV 0, .. 0 516 581: § 13 cycle of the feedback levels, the residual voltage conversion gains accuracy and thus also the ADC as a whole. This increases the precision of the calibration as the process continues. The limit of the total accuracy obtainable is set by the precision of the voltage-to-pulse rate converter and is very high (> 16 bits).

:Liksom för kompensationen av laddningsinjektionen, kommer kalibreringsvärdet att alternera runt det optimala värdet på grund av att regleringsprocessen alltid stegari riktning mot optimum. Även här är det därför viktigt, att detta steg är mycket litet i förhållande till nivån för den minst signifikanta biten. Flera mät-ningar på varje nivå kan utföras och medelvärdesbildas för att undertrycka brus, så att kalibreringen av resistansstegen sällan ligger mer än ett kvantíseríngsintervall ifrån optimum.: As for the compensation of the charge injection, the calibration value will alternate around the optimum value due to the fact that the control process always steps in the direction towards the optimum. Here too, it is therefore important that this step is very small in relation to the level of the least significant bit. Multiple measurements at each level can be performed and averaged to suppress noise, so that the calibration of the resistance steps is rarely more than one quantization interval from the optimum.

Denna kalibrering är inte enbart tillämpbar för att öka noggrannheten hos PR- ADC:n själv utan kan även användas för att kalibrera referensspänningar till andra ADC:er. Exempel på detta är den parallella successiva approximationsomvandlaren (PSA-ADC:n) som är beskriven i det svenska patentet 9202994-1. Den är speciellt lämpad eftersom den på liknande sätt utnyttjar en gemensam resistansstege för flera parallella omvandlare av typen successiv approximation. Dessa arbetar en klockperiod förskjutna i förhållande till varandra och kan på det sättet uppnå om- vandlingstakter runt 100 Msampels per sekund i 0.8 pm CMOS teknologi. Nog- grannheten är dock begränsad till cirka 10 bitar främst beroende på resistans- stegens precision, eftersom dess nivåer används för att avgöra de mest signifikanta bitama.This calibration is not only applicable to increase the accuracy of the PR-ADC itself but can also be used to calibrate reference voltages to other ADCs. An example of this is the parallel successive approximation converter (PSA-ADC) which is described in Swedish patent 9202994-1. It is particularly suitable because it similarly uses a common resistance ladder for several parallel transducers of the successive approximation type. These operate a clock period offset from each other and can thus achieve conversion rates of around 100 Msamples per second in 0.8 pm CMOS technology. However, the accuracy is limited to about 10 bits, mainly depending on the precision of the resistance steps, since its levels are used to determine the most significant bits.

Om man nu på samma chip placerar en PR-ADC och låter dess resistansstege vara gemensam med PSA-ADC:ns, kan man med utnyttjande av den beskrivna kalibreringstekniken erhålla en högupplösande PSA-ADC med bibehållen hög om- vandlingstakt. Det går även att använda enbart en högupplösande spänning-till- pulsmängdsomvandlare för kalibreringen, men det ger en betydligt långsammare kalibrering, där omvandlaren kan ta i storleksordningen minuter innan den uppnår full precision. 4If you now place a PR-ADC on the same chip and let its resistance ladder be common with the PSA-ADC, you can use a high-resolution PSA-ADC with the high conversion rate maintained using the described calibration technique. It is also possible to use only a high-resolution voltage-to-pulse rate converter for the calibration, but it provides a much slower calibration, where the converter can take in the order of minutes before it reaches full precision. 4

Claims

10 "w 20 25 Im 35 a no uc- * S16 58¶ 14 Patent claims:

An analog-to-digital converter comprising a first analog-to-digital converter of the measured-to-pulse rate converter type, i.e. a first order sigma delta converter which is reset before each new period, comprising a digital counter for the number of feedbacks with known reference value in the measured value-to-pulse | quantity converter, which is a rough measure of its input signal, residual value, and a second analog-to-digital converter which converts the residual value at the end of the period to a digital value using reference values and an adder which adds the digital residual value to the output signal from the digital counter, which gives a more accurate measurement of the input signal , characterized in that functions or components of the second analog-to-digital converter are automatically calibrated by means of calibration values measured by the current analog-to-digital converter, including the first and second analog-to-digital converter, or a another copy of an analog-to-digital converter of similar construction.

An analog-to-digital converter according to claim 1, characterized in that the calibration values are arranged to be transferred to another analog-to-digital converter which uses reference values.

A sensor device comprising a matrix of detectors arranged to be read in columns in parallel, which comprise an analog-to-digital converter comprising a first analog-to-digital converter of the measured-to-pulse rate converter type, i.e. a first order sigma delta converter which is reset before each new period, comprising a digital counter for the number of feedbacks of known reference value in the measured value-to-pulse rate converter, which is a rough measure of its input signal; which measured-to-pulse rate converter generates a residual value, and a second analog-to-digital converter which converts the residual value at the end of the period to a digital value underusing reference values and an adder which adds the digital residual value to the output signal from the digital counter, which more accurate measurements of the input signal, characterized in that functions or components of the second analog-to-digital converter are automatically calibrated by means of calibration values measured by the current analog-to-digital converter, including the first and second analog-to-digital converter , or another example of an analog-to-digital converter of similar construction. »Rann 10 15 20 m 15

Sensor device according to claim 3, characterized in that the detectors are detectors for infrared radiation.

Device according to one of the preceding claims, characterized in that the second analog-to-digital converter is of the successive approximation type.

6. A6. Device according to any one of the preceding claims, characterized in that it is arranged to calibrate away constant charge injection from switches or leakage currents.

Device according to one of the preceding claims, characterized in that the calibration is arranged to be regulated one step at a time with a fixed step length.

Device according to one of the preceding claims, characterized in that the calibration is arranged to be carried out by means of an additional analog-to-digital converter on the same chip.

Device according to any one of claims 1-8, characterized in that the calibration is arranged to be performed with a variable drain from a resistance ladder.

Device according to any one of claims 1-8, characterized in that the calibration values are arranged to be stored dynamically on an integrator, which is updated with positive and negative charge pulses with a given charge amount. n nu sno