SE424397B - Time-division digital switching network - Google Patents
Time-division digital switching networkInfo
- Publication number
- SE424397B SE424397B SE7910710A SE7910710A SE424397B SE 424397 B SE424397 B SE 424397B SE 7910710 A SE7910710 A SE 7910710A SE 7910710 A SE7910710 A SE 7910710A SE 424397 B SE424397 B SE 424397B
- Authority
- SE
- Sweden
- Prior art keywords
- channel
- outgoing
- channels
- address
- words
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 35
- 230000015654 memory Effects 0.000 description 56
- 238000010586 diagram Methods 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 7
- 238000009432 framing Methods 0.000 description 6
- 239000000284 extract Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 206010002820 Antisocial behaviour Diseases 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 125000001033 ether group Chemical group 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
791n71o-s 2 utgående digital kanal. En mellanliggande, tidsdfliaflde, multiplax, digital huvudlinje överför ord, som vart och ett omfattar en del överföranda data, t.ex. oktaler eller informationepaket, som överföras av de tillhörande, in- gående kanalerna, och en del, som har avseende på adressen för den utgående kanalen, för vilka data är avsedda. En överföringsdel förser varje utgående digital kanal med organ för avkänning av de utgående kanaladresserna och organ för üverförande av de motsvarande demultiplexerade data från den mellanliggande multiplexa digitala huvudlinjen. 791n71o-s 2 outgoing digital channel. An intermediate, time division, multiplax, digital mainline transmits words, each of which comprises some transmitting data, e.g. octals or information packets transmitted by the associated incoming channels, and a part relating to the address of the outgoing channel for which the data is intended. A transmission part provides each outgoing digital channel with means for sensing the outgoing channel addresses and means for transmitting the corresponding demultiplexed data from the intermediate multiplex digital main line.
Adresserna för den utgående digitala kanalen, som är anordnad i den mottagna delen, har gjorts obetingad, t.ex. om överföringen i den mellanliggande multiplexa huvud- linjen är synkron, dvs. om orden för de utgående kanalerna är tidsdelat multiplexade i en given ordningsföljd. När dataorden har samma format, vanligen bestående avnåtta bitar eller tio bitar, blir transmissionen längs den mellan- liggande huvudlinjen av konventionellt PCM-slag och den del av varje ord, som har avseende på adressen, överföras inte. Um däremot, såsom exempelvis i SE 7509930-9, adresserna för de utgående kanalerna är mera uttryckliga, dvs. om varje överfört ord i den mellanliggande multiplexa huvud- linjen omfattar de båda angivna delarna, avkänner varje avkänningsorgan den uttryckta adressen hos den tillhörande utgående kanalen. I detta fall kan transmissionen i den mellanliggande multiplexa huvudlinjen vara asynkron, dvs. orden för de utgående kanalerna är ej multiplexade i en förutbestämd ordning och de ord, som hör till en utgående kanal, avkännes ej periodiskt.The addresses of the outgoing digital channel, which are arranged in the received part, have been made unconditional, e.g. if the transmission in the intermediate multiplex main line is synchronous, ie. if the words of the outgoing channels are time division multiplexed in a given order. When the data words have the same format, usually consisting of worn bits or ten bits, the transmission along the intermediate main line becomes of conventional PCM kind and the part of each word relating to the address is not transmitted. Um, on the other hand, as for example in SE 7509930-9, the addresses of the outgoing channels are more explicit, ie. if each transmitted word in the intermediate multiplex main line comprises the two specified parts, each sensing means senses the expressed address of the associated outgoing channel. In this case, the transmission in the intermediate multiplexed main line may be asynchronous, i.e. the words of the outgoing channels are not multiplexed in a predetermined order and the words belonging to an outgoing channel are not detected periodically.
I båda fallen överför kända omkopplingsnät alltid den undertryckta eller uttryckta adressdelen för den ut- gående kanalen samtidigt med den till data relaterade delen, som vanligen innehåller åtminstone åtta bitar. 7910710-8 Ändamålet med uppfinningen är att åstadkomma ett bit för bit, tidsdelat, digitalt omkopplingsnät, i vilket det antal adresser, som överföras av den mellanliggande multiplexa huvudlinjen, minskas i avsevärd grad, statistiskt med hälften, i förhållande till det adressantal, som överföras vid tidigare kända nät och varvid adresserna av de överförda, utgående kanalerna är uttryckliga, och de motsvarande deformationerna är undertryckta i den mellanliggande, multiplexa huvudlinjen.In both cases, known switching networks always transmit the suppressed or expressed address part of the outgoing channel at the same time as the data-related part, which usually contains at least eight bits. The object of the invention is to provide a bit by bit, time division, digital switching network, in which the number of addresses transmitted by the intermediate multiplex main line is reduced considerably, statistically by half, in relation to the number of addresses transmitted. in prior art networks and wherein the addresses of the transmitted, outgoing channels are explicit, and the corresponding deformations are suppressed in the intermediate, multiplex main line.
Det logiska tillståendet hos bitar med likvärdig rang i data- orden för de inkommande kanalerna överföras i undertryokt form medelst asynkron multiplexing av adresserna för de mot- svarande utgående kanalerna, som överföras på den mellan- liggande multiplexa huvudlinjen.The logical state of bits of equal rank in the data words of the incoming channels is transmitted in suppressed form by asynchronous multiplexing of the addresses of the corresponding outgoing channels, which are transmitted on the intermediate multiplex main line.
Enligt uppfinningen omfattar ett tidsdelande, digitalt omkopplingsnät för omkoppling av ett flertal ingående och ut- gående, isokrona, digitala datakanaler med datahastigheter, som skiljer sig från men är undermultipler av en viss låg datahastighet och omfattande - organ för fasinställning av de inkommande, digitala ka- na1erna¿. - organ för avkänning av bitar med ett förutbestämt, binärt tillstånd från de fasinställda, inkommande, digitala kanalerna, - organ för uppteokning av adressord för de utgående, digitala kanalerna, som skall omkopplas till de inkommande, digitala kanalerna, - organ, som styras av den förutbestämda det binära till- ståndet hos biten avkännande organ för läsning av upp- tecknade, utgående kanaladressord, som motsvarar de om- kopplade inkommande kanalerna, vilkas avkända bitar har det förutbestämda binära tillståndet, - organ för multiplexing av de lästa utgående kanaladress- orden till ett adressord för en multiplexdigitalhuvud- linje med hög datahastighet, 7910710-e - organ, som är förbundna med multiplexdigitalhuvudlinjen för avkänning av adressordet hos varje utgående digital- kanal och - organ,'som styres av de adressorden avkënnande organen för överföring av en bit i nämnda förutbestämda binära tillstånd eller en bit i det andra binära tillståndet i den utgående digitala kanalen i motsvarighet till av- känning eller avsaknad av avkänning av adressordet i den utgående digitalkanalen.According to the invention, a time-sharing, digital switching network for switching a plurality of incoming and outgoing, isochronous, digital data channels with data rates which differ from but are submultiples of a certain low data rate and comprise means for phase setting of the incoming digital channels. - na1erna¿. means for sensing bits with a predetermined binary state from the phase-set incoming digital channels, - means for detecting address words for the outgoing digital channels to be switched to the incoming digital channels, - means controlled by the predetermined binary state of the bit sensing means for reading recorded outgoing channel address words corresponding to the switched incoming channels, the sensed bits of which have the predetermined binary state, - means for multiplexing the read outgoing channel address words to an address word for a high data rate multiplex digital main line, 7910710-e - means connected to the multiplex digital main line for sensing the address word of each outgoing digital channel and means, which are controlled by the bit sensing means for transmitting a bit in said predetermined binary state or a bit in the second binary state in the outgoing digital channel im irresponsibility to sense or lack of sense of the address word in the outgoing digital channel.
I allmänhet överfördes en bit vid ett förutbestämt logiskt tillstånd, t.ex. i tillståndet “1", av en inkom- mande digital kanal och motsvarar överföringen av adressen fär den motsvarande utgående kanalen i den mellanliggande, multiplexa huvudlinjen. Däremot uppträder ej någon trans- mission i den mellanliggande huvudlinjen med början från den mottagande delen hos de inkommande kanalerna, om en bit mottages i det andra logiska tillståndet, dvs. till- ståndet “B".In general, a bit was transmitted at a predetermined logical state, e.g. in the state "1", of an incoming digital channel and corresponds to the transmission of the address, the corresponding outgoing channel receives the intermediate, multiplex main line. However, no transmission occurs in the intermediate main line starting from the receiving part of the incoming the channels, if a bit is received in the second logic state, ie the state "B".
Närmare bestämt i det enkla, fall, när var och en av de inkommande och utgående digitala kanalerna överför enkla ord av en enkel digital signal och har binära kapa- citeter, som är hela undermultipler mi av en viss maximal, binär kapacitet på D bit/s lagrar den mottagande delen inkommande data med samma takt som bitarna från de in- kommande kanalerna. Um däremot de uppteoknade bitarna läses samtidigt med takten hos den lokala klockan i det omkopplande nätet i ändamål att välja de bitar, som mottages vid det förutbestämda tillståndet "1" och över- för de motsvarande adresserna, som är multiplexade För en tid, som är mindre än ramlängden på 1/D sekund. Varje ram i den mellanliggande, multiplexa huvudlinjen omelutas av ett ramord och innehåller statistiskt ett antal utgående kanaladresser, som är lika med mer än halva antalet av alla utgående kanaladresser, när graden av de inkopplade, 7910710-8 inkommande ooh utgående kanalerna är lika med D bit/s eller mi gånger mindre än antalet av alla utgående kanaladresser, när kapaciteten hos alla de omkopplade, inkommande och ut- gående kanalerna är lika med D/mi bitar/s. Enligt uppfinningen överföras ej någon adress, när en bit i tillståndet "D" och med sannolikheten 0,5 mottages. Dessutom blir eftersom adresserna överföras i asynkron form, dvs. eftersom adresserna följer ett omslutande ord, ett fritidsintervall på fördelaktigt sätt tillgängligt och kan användas för över- föring av digitala övervakande, underhållande eller liknande signaler. _ Början av varje huvudlinjeram identifieras med ett karakteristiskt ramord. Efter det att ramordet har avkänts, är det följaktligen blott nödvändigt att avkänna närvaron eller frånvaron av ett adressord för den utgående kanalen under ramen för att tillföreäkra, att en bit, som har till- ståendet "1" eller "D", överföras till den utgående kanalen i förbindelsen mellan den ingående rkanalen och den .ut- gående kanalen, som är verksam vid kapaciteten D bitar/s. Om en viss förbindelse mellan en inkommande signal och en utgående signal upprättas vid en kapacitet, som är en hel undermultipel mi av D, kommer transmissionsdelen av den utgående kanalen att styra adressavkänning blott en gång varje mi ram, När såväl den inkommande som den utgående digitala kanalen erhålles genom tidsdelningsmultiplexerna av ett visst antal komponentkanaler, som bildar en återkommande ram och överföringsdataord med ett antal bitar, t.ex. i fallet med PCH-kanaler, som överför oktaler, placeras bitarna med likvärdig rang, som är tilldelade komponentkanalerna i varje ram av en inkommande kanal parallellt med varandra.More specifically, in the simple case, when each of the incoming and outgoing digital channels transmits simple words of a simple digital signal and has binary capacities which are whole submultiples of a certain maximum binary capacity of D bit / s, the receiving part stores incoming data at the same rate as the bits from the incoming channels. On the other hand, the recorded bits are read simultaneously with the rate of the local clock in the switching network for the purpose of selecting the bits received at the predetermined state "1" and transmitting them to the corresponding addresses, which are multiplexed. less than the frame length of 1 / D second. Each frame in the intermediate, multiplex main line is enclosed by a frame word and statistically contains a number of outgoing channel addresses, which is equal to more than half the number of all outgoing channel addresses, when the degree of the connected, incoming and outgoing channels is equal to D bit / s or m times less than the number of all outgoing channel addresses, when the capacity of all the switched, incoming and outgoing channels is equal to D / m bits / s. According to the invention, no address is transmitted when a bit in the state "D" and with the probability 0.5 is received. In addition, since the addresses are transmitted in asynchronous form, i.e. since the addresses follow an enclosing word, a leisure interval is advantageously available and can be used for the transmission of digital monitoring, entertaining or similar signals. _ The beginning of each main line frame is identified by a characteristic frame word. Accordingly, after the frame word has been sensed, it is only necessary to sense the presence or absence of an address word for the outgoing channel below the frame to ensure that a bit having the state "1" or "D" is transmitted to it. the outgoing channel in the connection between the input channel and the outgoing channel, which is active at the capacity D bits / s. If a certain connection between an incoming signal and an outgoing signal is established at a capacity which is a whole submultiple mi of D, the transmission part of the outgoing channel will control address sensing only once every mi frame, When both the incoming and the outgoing digital the channel is obtained by the time division multiplexes of a certain number of component channels, which form a recurring frame and transmission data words with a number of bits, e.g. in the case of PCH channels transmitting octals, the bits of equal rank assigned to the component channels in each frame of an incoming channel are placed parallel to each other.
Varje utgående komponentkanaladress, som är multiplexad i den mellanliggande multiplexhuvudlinjen och motsvarar transmissionen av en bit i tillståndet "1“ från en in- kommande komponentkanal, utgöres av ett första par, som '7910710-8 identifierar adressen hos den utgående multiplexkanalen, och en andra del, som identifierar adressen för komponent- kanalen, vilken ärmultiplexad i den utgående multiplex- kanalen för att omkopplas till den inkommande komponent- kanalen. I detta fall består den mellanliggande multiplex- huvudlinjen av en återuppträdande multiram med en längd, som är lika med den minimala längden för en ram med inkommande multiplexram. Antalet ramar i multiramen är lika med antalet bitar i den inkommande kanalens dataord.Each outgoing component channel address, which is multiplexed in the intermediate multiplex main line and corresponds to the transmission of a bit in the state "1" from an incoming component channel, consists of a first pair, which identifies the address of the outgoing multiplex channel, and a second part, which identifies the address of the component channel, which is multiplexed in the outgoing multiplex channel to be switched to the incoming component channel, in which case the intermediate multiplex main line consists of a recurring multipram having a length equal to the minimum length of a frame with incoming multiplex frame The number of frames in the multiframe is equal to the number of bits in the data word of the incoming channel.
I transmissionsdelen är varje utgående multiplsxdi- gitalkanal förenad med organ för avkänning av den första adressdelen och med organ för avkänning av den andra adress- delen, dvs. av komponentkanalerna i den utgående multiplex- kanalen. Två sådana avkänningsförfaranden kan användas för genomförande av transmission av en bit i tillståndet "1" vid ett ställe eller rang för dataordet, som motsvarar av- känningen av det föregående ramordet. I motsatt fall kommer ett uteblivet avkännande av adresser i den utgående komponent- kanalen under ramen, som ärtilldelad en viss bitrang, att tolkas av en bit i tillståndet "Û“ vid nämnda Û-rang till den utgående komponentkanalen.In the transmission part, each outgoing multiple digital channel is connected to means for sensing the first address part and to means for sensing the second address part, i.e. of the component channels in the outgoing multiplex channel. Two such sensing methods can be used to perform transmission of a bit in the state "1" at a location or rank of the data word corresponding to the sense of the previous frame word. Otherwise, a failure to sense addresses in the outgoing component channel below the frame, which is assigned a certain bit rank, will be interpreted by a bit in the state "Û" at said Û rank to the outgoing component channel.
Uppfinningen skall i det följande närmare förklaras n med hänvisning till de bifogade ritningarna, varå fig. 1 är ett allmänt blockdiagram för ett bit för bit, tids- delande, digitalt omkopplingsnät enligt uppfinningen och fig. 2 visar ett blockdiagram för den inkommande kanalens mottagande och omkopplande del i ett nät för omkoppling av enskilda digitala kanaler. Fig. 3 visar en utgående kanaladressram, som överföras från den mottagande och omkopplande delen i fig. 2 till den mellanliggande multiplex- huvudlinjen. Fig. 4 visar ett blockdiagram för en trans- missionskrets, som är förenad med en enda utgående kanal, som skall omkopplas till en inkommande kanal, som mottages 1 7910710-8 i den mottagande och omkopplande delen i fig. 2. Fig. 5 vi- sar ett blockdiagram för den inkommande eignalens mottagande och omkopplande del i ett nät, för de omkopplande digitala komponentkanalerna i multiplexkanalerna och fig. 6 en klock- extraherande och återskapande krets i den mottagande delen i fig. 5 och är förenad med en inkommande multiplexkanal.The invention will be explained in more detail below with reference to the accompanying drawings, in which Fig. 1 is a general block diagram for a bit-by-bit, time-sharing, digital switching network according to the invention and Fig. 2 shows a block diagram for the reception of the incoming channel and switching part of a network for switching individual digital channels. Fig. 3 shows an outgoing channel address frame, which is transmitted from the receiving and switching part in Fig. 2 to the intermediate multiplex main line. Fig. 4 shows a block diagram of a transmission circuit connected to a single outgoing channel to be switched to an incoming channel received in the receiving and switching part of Fig. 2. Fig. 5 vi a block diagram for the receiving and switching part of the incoming signal in a network, for the switching digital component channels in the multiplex channels and Fig. 6 a clock extracting and reproducing circuit in the receiving part in Fig. 5 and is connected to an incoming multiplex channel.
Fig. 7 visar den utgående komponentkanaladreseen för multiplex- ramen, som överföras från den mottagande, omkopplande delen enligt Fig. 5, i den mellanliggande multiplexhuvudlinjen, och fig. 8 visar ett blockdiagram för den tranemissionsdel, som är förenad med en multiplsx, utgående kanal.Fig. 7 shows the output component channel address of the multiplex frame transmitted from the receiving switching part of Fig. 5, in the intermediate multiplex main line, and Fig. 8 shows a block diagram of the tranemission part connected to a multiplex x output channel. .
Fig. 1 visar ett blockdiagram för ett tidsdelande digitalomkopplingsnät mellan upp till 2N inkommande Ei och utgående Sj isokrona tidsdelsndfi multiplexkanaler, där i och j varierar från noll till 2 -1. Kanalerna omkopplae via ett tidsdelande digitalt omkopplingsnåt enligt uppfin- ningen. Umkopplingsnätet 1 omfattar en mottagande omkopplar- del 2, en transmissionsdel 6 och en mellanliggande multiplex huvudledning 4 med hög datahastighet. Den mottagande, om- kopplande delen 2 omkopplar varje inkommande kanal Ei med en av de utgående kanalerna S. och transmissionsdelen 6, erkänner från den mellanliggande multiplexhuvudlinjen 4 uttrycklig information, som skall överföras till varje utgående kanal S.. Den mellanliggande multiplexhuvud- linjen 4 erhålles genom uttryoklig multiplexing av ut- tryckliga informationer, som överföras av de inkommande kanalerna Ei efter omkoppling. Det omkopplande nätet 1 innehåller även en styrenhet 5, som avger alla de signaler, som är erforderliga för omkoppling av kanalen.Fig. 1 shows a block diagram of a time division digital switching network between up to 2N incoming Ei and outgoing Sj isochronous time division end fi multiplex channels, where i and j vary from zero to 2 -1. The channels are switched via a time-sharing digital switching network according to the invention. The switching network 1 comprises a receiving switch part 2, a transmission part 6 and an intermediate multiplex main line 4 with a high data rate. The receiving switching part 2 switches each incoming channel E1 with one of the outgoing channels S. and the transmission part 6, recognizes from the intermediate multiplex main line 4 explicit information to be transmitted to each outgoing channel S .. The intermediate multiplex main line 4 obtained by explicit multiplexing of explicit information, which is transmitted by the incoming channels Ei after switching. The switching network 1 also contains a control unit 5, which emits all the signals required for switching the channel.
Först- skall beskrivas den första utföringsform av omkopplande bit för bit isokrona kanaler, som var och en mfltßvßrar t.SX. en telefonkanal. Varje kanal har en binär kapacitet, som är lika med en förutbestämd maximal kapa- citet D eller en kapacitet D/mi, som är en undermultipel av kapaciteten D. Umkoppling uppträder bit för bit. Varje 1910710-8 2 8 ram F av den mellanliggande huvudlinjen 4 har en längd T och omfattar upp till 2N+1 ord, av vilka vissa är uttryck- liga N-bitadressord Aj, som identifierar de utgående ka- nalerna S. och av vilka en är ett ramord FW, som likaledes har t.ex. N-bitar. Följaktligen blir den binära flödes- datahastigheten av den mellanliggande huvudlinjen Q lika med '(2'“+1) DN bitar/s.First, the first embodiment of switching bit by bit isochronous channels will be described, each of which measures t.SX. a telephone channel. Each channel has a binary capacity, which is equal to a predetermined maximum capacity D or a capacity D / mi, which is a submultiple of the capacity D. Switching occurs bit by bit. Each frame F of the intermediate main line 4 has a length T and comprises up to 2N + 1 words, some of which are express N-bit address words Aj, which identify the outgoing channels S. and of which one is a frame word FW, which likewise has e.g. N-bits. Consequently, the binary flow data rate of the intermediate main line Q becomes equal to '(2' “+ 1) DN bits / s.
Fig. 2 visar den mottagande och omkopplande delen av de inkommande kanalerna 2 i det bit för bit tidsdelande, digitalt omkopplande nätet enligt en första utföringsform.Fig. 2 shows the receiving and switching part of the incoming channels 2 in the bit-by-bit time-sharing, digitally switching network according to a first embodiment.
Varje inkommande kanal Ei är förbunden med ingången till en klockextraherandefoch àterformande krets 211, som omvandlar de inkommande signalerna från en kod, som användes i den inkommande signalen Ei, till den binära kod, som an- vändes av nätet, vilket fasindelar och Formar den inkom- mande kanalsignalen och extraherar klockeignalen. Varje krets 211 skriver kontinuerligt en bit från den inkommande signalen Ei vid en tranemissionekapacitet på D/mi bitar/s för kanalen i ett enbit-buffertminne 211i under styrning av en skrivstyrhet 2121 och efter extrahering av klock- signalen vid D/mi Hz. Läsningen av alla buffertminnena 2110 - 2112N_1 styres samtidigt av en signal, som överföres av en lokal tidsbas 51 längs ledningen 511. Lässtyrsignalen överföras vid början av varje rad med längden T, som hör till den mellanliggande multiplexhuvudlinjen. Vid detta tillfälle överföras den upptecknade biten som en inkommande signal Ei från minnet 2111 till en enbitsminnescell 2201 i ett buffertminne 22. Därefter överför tidscellen 51 längs ledningen 12 en lässignal för läsning av minnet 22 i ända- mål att välja cellerna 2200 till 22O2N_1, som innehåller en bit vid det förutbestämda tillståndet “1".Each incoming channel Ei is connected to the input of a clock extracting and reforming circuit 211, which converts the incoming signals from a code used in the incoming signal Ei to the binary code used by the network, which divides the phase and shapes the incoming one. - transmits the channel signal and extracts the clock signal. Each circuit 211 continuously writes a bit from the incoming signal Ei at a tranemission capacity of D / mi bits / s for the channel in a one-bit buffer memory 211i under the control of a write controller 2121 and after extracting the clock signal at D / mi Hz. The reading of all the buffer memories 2110 - 2112N_1 is controlled simultaneously by a signal transmitted by a local time base 51 along the line 511. The reading control signal is transmitted at the beginning of each row of length T, which belongs to the intermediate multiplex main line. At this time, the recorded bit is transmitted as an incoming signal Ei from the memory 2111 to a one-bit memory cell 2201 in a buffer memory 22. Thereafter, the time cell 51 transmits along the line 12 a read signal for reading the memory 22 for the purpose of selecting the cells 2200 to 22O2N_1, which contains a bit at the predetermined state "1".
Bitarna vid tillståndet "1" användes via läsauktori- serande kretsar 239 till 232N_1 för att möjliggöra läsning av de motsvarande minnesställena 2460 till 24Û2N_1 i ett 7910710-8 läs- och skrivadreasminne 24. Varje cell 2401 innehåller en av adresserna AO till A2N_1 i de utgående kanalerna SU till SZN-1, som är ansluten till de inkommande kanalerna En till E2N_1 i motsvarighet till de önskade Förbindelserna.The bits at state "1" are used via read authorizing circuits 239 to 232N_1 to enable reading of the corresponding memory locations 2460 to 24Û2N_1 in a read and write read memory 24. Each cell 2401 contains one of the addresses A0 to A2N_1 in the outgoing the channels SU to SZN-1, which are connected to the incoming channels One to E2N_1 corresponding to the desired Connections.
Graden av avsökning av buffertminnet 23, som startas madekm ggnalen, som överföras längs tråden 512, är sådan, att den Första biten i tillståndet "1" avkännes på mindre än den tid, som upptas av ett adrassord Aj i den mellanliggande huvudlinjen 4.The degree of scanning of the buffer memory 23, which is started by the data km signal transmitted along the wire 512, is such that the first bit in the state "1" is sensed in less than the time occupied by an address word Aj in the intermediate main line 4.
Styrenheten 5 skall ej beskrivas i detalj. Styren- heten 5 innehåller en omkopplande etyrenhet för härledning av adressen För den utgående kanalen S., vilken skall an- slutas till den inkommande kanalen Ei med början från de övervakningsord, som överföras Före dataorden i en inkom- mande kanal Ei. Omkopplingsorderna, som motsvarar de selektiva skrivorderna från cellerna i läs- och skriv- minnet 24, överföras längs den gemensamma 2N-ledningen 521 vid slutet av varje ramintervall T och om nödvändigt modi- fierar de innehållet i valda minnesceller 240 till 24U2N_1 För att upprätta nya Förbindelser mellan kanalerna E och Sj.The control unit 5 will not be described in detail. The control unit 5 contains a switching ether unit for deriving the address For the outgoing channel S., which is to be connected to the incoming channel Ei starting from the monitoring words which are transmitted Before the data words in an incoming channel Ei. The switching words, which correspond to the selective write words from the cells in the read and write memory 24, are transmitted along the common 2N line 521 at the end of each frame interval T and, if necessary, they modify the contents of selected memory cells 240 to 24U2N_1. Connections between channels E and Sj.
Enligt Fig. 3 har man antagit, att i händelse av en viss ram T de inkommande kanalerna EU, E1.....Ei_1, Ei, Ei+1.......E2N_2, E2N_1 samtidigt över vissa U,1,3...According to Fig. 3, it has been assumed that in the event of a certain frame T the incoming channels EU, E1 ..... Ei_1, Ei, Ei + 1 ....... E2N_2, E2N_1 simultaneously over certain U, 1 , 3 ...
....O,U,1,3..... resp. 1,0 och skall anslutas till de utgående kanalerna S3, S2N_1......SJ_¿, Sj, 5j_2.....S9, Sj+1, vilkas adressord är A3, A2N_1.....Aj_¿, Aj, Aä_2_@@sp, A9, Aj+1. I detta exempel möjliggör blott de läsauktcri- sarade kretsarna, t.ex. 231......23i+1,.....232N_2, som i hör till minnescellerna i minnet 22, vilket innehåller bitar i tillståndet "1", det sucoessiva läsandet av de motsvarande minnescellerna 24D1......24Ûi+1.....24U2N_2, under styrning av läsordersignaler, vilka överföras av tidsbasen 51 i den gemensamma ledningen 513. Läsningen 7910710-8 10 av de valda adresserna A2N_1.....Aj+2.....A9 som föregås av läsningen av ramordet FW, som kännetecknar ramen ifråga från den återuppträdande multiramen (ej visad), som innehåller P på varandra följande ramar av samma slag, där P är minsta gemensamma multipeln för de i det föregående definierade, integrala undermultiplerna mi. Ramordet FW upptecknae 1 en cell i blott ett läsminne 25, som läses vid mottagandet av en order från tidsbasen 51, som överföras i en tråd 514. Ram- orden FW i varje multipelram räknas, så att vid början av varje utgående rad adressordern i kanalen läses i överförings- delen, vilket skall förklaras i det följande. Låsorder- 2 signalerna, som alstras av de läsauktoriserade kretsarna 238 till 232N_1 efter val av en bit i tillståndet "1" överföras i en viss ordningsföljd, t.ex. för cellerna 2400 till 24D2N_1 och så att alla de överförda adressorden A. kommer omedelbart efter överförandet av ramorden FH, såsom visas på sista raden i fig. 3. Detta åtföljes av ett intervall Fi, som är fritt från adressord vid slutet av varje ram..... O, U, 1,3 ..... resp. 1.0 and shall be connected to the outgoing channels S3, S2N_1 ...... SJ_¿, Sj, 5j_2 ..... S9, Sj + 1, whose address words are A3, A2N_1 ..... Aj_¿, Aj, Aä_2 _ @@ sp, A9, Aj + 1. In this example, only the read-crisis circuits, e.g. 231 ...... 23i + 1, ..... 232N_2, which in belongs to the memory cells in the memory 22, which contains bits in the state "1", the successive reading of the corresponding memory cells 24D1 ...... 24Ûi + 1 ..... 24U2N_2, under the control of read order signals, which are transmitted by the time base 51 in the common line 513. The reading 7910710-8 10 of the selected addresses A2N_1 ..... Aj + 2 ..... A9 which is preceded by the reading of the frame word FW, which characterizes the frame in question from the recurring multi-frame (not shown), which contains P consecutive frames of the same kind, where P is the least common multiple of the previously defined integral submultiples mi. The frame word FW records in a cell only a read memory 25, which is read upon receipt of an order from the time base 51, which is transmitted in a wire 514. The frame word FW in each multiple frame is counted so that at the beginning of each outgoing line the address order in the channel read in the transfer section, which will be explained in the following. The lock order 2 signals generated by the read-authorized circuits 238 to 232N_1 after selecting a bit in the state "1" are transmitted in a certain order, e.g. for cells 2400 to 24D2N_1 and so that all the transmitted address words A. come immediately after the transmission of the frame words FH, as shown in the last line in Fig. 3. This is accompanied by an interval Fi, which is free from address words at the end of each frame.
Det fria intervallet FI har en längd, som vanligen varierar i varje ram och är statistiskt så lång som 2N-1 adressord.The free range FI has a length, which usually varies in each frame and is statistically as long as 2N-1 address words.
Intervallet FI kan med fördel användas för införandet av övervakningsljud och/eller andra ord, som överföras vid mottagandet av en läsorder från ett läs- och ekrivminne 26, vilket är adresserat i inskrivning och utläsning genom om- kopplingsstyrenheter 52 via en tråd 522.The interval FI can be advantageously used for the introduction of monitoring sound and / or other words, which are transmitted upon receipt of a read order from a read and write memory 26, which is addressed in writing and reading by switching control units 52 via a wire 522.
Ramerdet FW, det valda adressordet A. och orden i det fria intervalet FI läses och multiplexas vid takten T/(2N+1) sekunder med början från minnena 25, 24, och 26.The frame value FW, the selected address word A. and the words in the free interval FI are read and multiplexed at the rate T / (2N + 1) seconds starting from the memories 25, 24, and 26.
Orden överföras parallellt längs en gemensam N-tråd med hastigheten (ZNM) xo om par sekund till transmissions- delen 6 eller eventuellt såsom visas l fig. 2 länge den mellanliggande multiplexa huvudlinjen 4 med den binära hastigheten av (2N+1) xDxN bitar/e via en parallellt till seriekopplad konverter 27. 7910710-8 11 Såsom visas i fig. 1 omfattar transmissionsdelen 6 i de utgående kanalerna 2N transmissionskretsar 60 till 62N_1, vilkas utgångar är förbundna med utgångekanalerna Sn till S2N_1. Ingången till varje transmissionskrets 6. är ansluten till den mellanliggande multiplexa huvudlinjen 4, som över- för de multiplexade och valda adresserna A.. Eftersom alla transmissionskretsarna är identiska, skall blott en av dem 6. beskrivas närmare i det följande.The words are transmitted in parallel along a common N-wire with the velocity (ZNM) xo in a few seconds to the transmission part 6 or possibly as shown in Fig. 2 long the intermediate multiplex main line 4 with the binary velocity of (2N + 1) xDxN bits / e via a parallel to series-connected converter 27. 7910710-8 11 As shown in Fig. 1, the transmission part 6 of the output channels 2N comprises transmission circuits 60 to 62N_1, the outputs of which are connected to the output channels Sn to S2N_1. The input of each transmission circuit 6. is connected to the intermediate multiplex main line 4, which transmits the multiplexed and selected addresses A .. Since all the transmission circuits are identical, only one of them 6. will be described in more detail in the following.
Enligt fig. 4 omfattar transmissionskretsen 6. en tidsbas 61, som innehåller en klockextraherande krets 611, som uttar klooksignalen från bittransmissionen i den mellan- liggande huvudlinjen 4. Kretsen 611 överför klooksignalen vid frekvensen (2N+1)xDxN Hz till en återramande krets 612, som återupprättar den binära hastigheten D/mi hos den ut- gående kanalen Sj. Den mellanliggande multiplexa huvud- linjen 4 är enligt det tidigare beskrivna fallet, som visas i fig. 2, förbunden med ingången till en eeriekopplad paral- lell konverter 62, somöverför de parallella N-bitorden till två detektorer 63 och 64. Ûmden mellanliggande multiplexa huvudlinjen 4 är en länk med N parallella trådar, är kanalen direkt förbunden med de två detektorerna 63 och 64.According to Fig. 4, the transmission circuit 6 comprises a time base 61, which contains a clock extracting circuit 611, which extracts the clock signal from the bit transmission in the intermediate main line 4. The circuit 611 transmits the clock signal at the frequency (2N + 1) xDxN Hz to a re-framing circuit 612 , which restores the binary speed D / mi of the outgoing channel Sj. The intermediate multiplex main line 4 is, according to the previously described case, shown in Fig. 2, connected to the input of an interconnected parallel converter 62, which transmits the parallel N-bit words to two detectors 63 and 64. The intermediate multiplex main line 4 is a link with N parallel wires, the channel is directly connected to the two detectors 63 and 64.
Detektorn 63 jämför varje N-bitord med åtminstone ett av ramorden FW från multiramen i multiplexhuvudlinjen 4, som om erforderligt föregår överföringen av ett adress- ord A., som identifierar den valda kanalen S.. Om för- bindelsen mellan de två kanalerna Ei och Sj är vid maximal datahastighet D, föregår varje ramord FW om erforderligt överförande av ett adreesord A . Om däremot kanalför- bindelsen Ei-Sj är vid en datahastighet, som är en hel undermultipel av graden D, kan ett adressord A. överföras blott efter varje mi ramord hos den återuppträdande multi- ramen. För detta ändamål omfattar detektorn 63 blott ett läsminne för ramordet FH, som definierar den gemensamma binära datahastigheten hos de anslutna kanalerna Ei och Sj. 7910710-8 12 När jämförelsen är positiv, överföras en signal till den återramande kretsen 612, som därefter överför klocksignalen med den initiala binäna D/mi bitar/s datahastigheten hos signalerna Ei ach 5.. Klocksignalen överföras till den andra detektorn 64 och den återskapande kretsen 65, som omvandlar den utgående digitala signalen från binärkoden, som an- vändes av nätet, till den kod, som användes i den utgående kanalen S.och som formar den utgående kanalsignalen.The detector 63 compares each N-bit word with at least one of the frame words FW from the multi-frame in the multiplex main line 4, which if necessary precedes the transmission of an address word A., which identifies the selected channel S. If the connection between the two channels Ei and Sj is at maximum data rate D, each frame word FW precedes the required transmission of an address word A. If, on the other hand, the channel connection Ei-Sj is at a data rate which is an entire submultiple of degree D, an address word A. can be transmitted only after each mi-word of the recurring multi-frame. For this purpose, the detector 63 comprises only a read-only memory for the frame word FH, which defines the common binary data rate of the connected channels Ei and Sj. When the comparison is positive, a signal is transmitted to the re-framing circuit 612, which then transmits the clock signal with the initial binary D / m bits / s data rate of the signals Ei ach 5 .. The clock signal is transmitted to the second detector 64 and the recovery circuit 65, which converts the output digital signal from the binary code used by the network to the code used in the output channel S. and which forms the output channel signal.
Detaktorn 64 jämför varje ord i N parallella bitar, som överföras av den seriekopplada till parallella kon- vertern 62 med uttryckta adreseord Aj, som tidigare upp- tecknats i detektorn 64. Dessa jämförelser följer varje positiv ramordjämförelse i den första detektorn 63. Om aj något adressord A. avkännes, överför detektorn 64 en "O" bit till den återformande kretsen 65, under det att en "1" bit överföras i det motsatta Fallet.Följaktligen återformar kretsen 65 bitarna i tillståndet "U" och "1", somövarföres av den inkommande kanalen Ei och överför den vid den binâra D/mi bitar/s datahastigheten hos den utgående kanalen Sj.The detector 64 compares each word in N parallel bits transmitted by the series-connected to the parallel converter 62 with expressed address words Aj previously recorded in the detector 64. These comparisons follow each positive frame word comparison in the first detector 63. If aj something address word A. is detected, the detector 64 transmits a "0" bit to the reshaping circuit 65, while a "1" bit is transmitted in the opposite case. Consequently, the circuit 65 reshapes the bits in the state "U" and "1", which are transmitted by the incoming channel Ei and transmits it at the binary D / mi bits / s the data rate of the outgoing channel Sj.
“D"-bitarna ooh "1"-bitarna motsvarar närvaron och från- varon av adressord Aj i den mellanliggande multiplaxa huvudlinjen 4.The "D" bits ooh the "1" bits correspond to the presence and absence of address word Aj in the intermediate multiplax main line 4.
Enligt en andra utföringsform skall nu beskrivas det bit för bit, tidsdelanda, digitala omkopplingsnät 10, vars allmänna blockdiagram likaledes visas i fig. 1 men vilket är anordnat att omkoppla digitala komponentkanaler ITi,h, som är multiplexade i inkommande tidsdelande multiplaxkanaler SJ. Vanligen är de inkommande och ut- gående multiplexa kanalerna ieokrona men icke nödvändigt- vis i fas. Snm ett icke begränsande exempel kan man anta, att varje inkommande och utgående multiplexkanal är en PCH-kanal med den binära hastigheten av 2,048 Mbitar/s, som uppkommer från tidsdelningsmultiplexing av 32 komponent- kanaler vid den binära hastigheten 64 kbitar/s. 30 kanaler 7910710-8 13 är tilldelade själva telefonkanalerna och två användes För ramning och övervakning. Varje tidsslite ITh eller ITk (h och k varierar från 0 till 31) tilldelas den inkommande eller utgående komponentkanalen och är 125/32=3,9Jus och överför de åtta bitarna i en oktal i serie.According to a second embodiment, the bit by bit, time division, digital switching network 10 will now be described, the general block diagram of which is also shown in Fig. 1 but which is arranged to switch digital component channels ITi, h, which are multiplexed in incoming time division multiplax channels SJ. Usually the incoming and outgoing multiplex channels are ieocronous but not necessarily in phase. As a non-limiting example, it can be assumed that each incoming and outgoing multiplex channel is a PCH channel with the binary rate of 2.048 Mbps / s, which arises from time division multiplexing of 32 component channels at the binary rate of 64 kbit / s. 30 channels 7910710-8 13 are assigned to the telephone channels themselves and two are used for framing and monitoring. Each time slot ITh or ITk (h and k varies from 0 to 31) is assigned to the incoming or outgoing component channel and is 125/32 = 3.9Jus and transmits the eight bits in an octal in series.
Enligt principen För bit För bit omkoppling enligt uppfinningen alstrar omkopplingsnätet 10 en multiplex av adresser liknande den, som har beskrivits i det föregående med hänvisning till den första utföringsformen och fig. 2 och 3. Den mottagande och omkopplande delen 20 Fasformar alla inkommande PCM multiplexkanaler i ändamål att samtidigt framför bitarna i oktalerna till komponentkanalerna ITi,h för alla inkommande multiplexkanaler Ei, som har samma rang r, där r varierar Från 0 till 7. Dalen 20 avkänner även alla de bitar, som uppträder samtidigt i tillståndet "1" För att passa ihop varje bit med en uttryckt adress i en komponentkanal IT.,k i en utgående multiplexkanal SJ. I föreliggande fall omfattar den mellanliggande multiplexa huvudlinjen 40 mellan dewmottagande delen 20 och den över- förande delen 60 en återuppträdande multiram, som bildas av åtta på varandra följande ramar, som var och en igång- sättas av ett ramord Fwr. Varje ram motsvarar multiplexingen upp till 32x2N adressord A.. Varje adressord omfattar en Första N-bitdel, som identifierar den utgående multiplex- kanalen 5. som vid den första utföringsformen och en andra fambitdel, som identifierar komponentkanalon ITJ,Ü till ITj,31 i den utgående multiplexkanalen Sj. Följaktligen blir den binära datahastigheten hos den mellanliggande multiplexa huvudlinjen 40 2.04Bx(2N+ -3%) (N+5) Mbitar/s under antagande av att varje ramord FW även innehåller (ms) bitar.According to the principle For bit For bit switching according to the invention, the switching network 10 generates a multiplex of addresses similar to that described above with reference to the first embodiment and Figs. 2 and 3. The receiving and switching part 20 Phases all incoming PCM multiplex channels in purpose to simultaneously precede the bits in the octals of the component channels ITi, h for all incoming multiplex channels Ei, which have the same rank r, where r varies From 0 to 7. The valley 20 also senses all the bits which occur simultaneously in the state "1". match each bit with an expressed address in a component channel IT., ki an outgoing multiplex channel SJ. In the present case, the intermediate multiplex main line 40 between the dew receiving part 20 and the transmitting part 60 comprises a repeating multi-frame, formed by eight consecutive frames, each of which is initiated by a frame word Fwr. Each frame corresponds to the multiplexing up to 32x2N address word A .. Each address word comprises a first N-bit part, which identifies the output multiplex channel 5. as in the first embodiment and a second fam-bit part, which identifies component channel ITJ, Ü to ITj, 31 i the output multiplex channel Sj. Consequently, the binary data rate of the intermediate multiplex mainline 40 becomes 2.04Bx (2N + -3%) (N + 5) Mbits / s assuming that each frame word FW also contains (ms) bits.
Såsom visas i Fig. 5 omfattar den mottagande, om- kopplande delen 20 komponentkretsar, som liknar dessa 7910710-8 14 kretsar enligt fig. 2, varvid den huvudsakliga skillnaden är att se i att antalet minneecaller i minnena 220, 240 och de i läsauktoriserande kretsarna 230, som motsvarar 21, 22 och 24 i den Första utföringsformen, som visas i fig. 2, uppgår till 2Nx32. I stället För varje inkommande kanal Ei som tillför en bit, vars tillstånd undertryckt överföras av adressen hos en utgående kanal S., avger varje inkommande DEM multiplexkanal Ei synkront 32 bitar, som har samma rang r och hör till var och en av sina komponentkanalsr ITi,0 till ITi,31 och mot vilken svärar 32 utgående komponentkanal- adresser Aj,k bland 32x2 tidigare upptecknade under styr- ning av omkopplingsstyrheten 520 i motsvarighet till de er- forderliga Förbindelserna ITi,h till ITj,k. Indexet h varierar från 0 till 31 och betecknar komponentkanalen ITh i den in- kommande multiplexade PCM kanalen Ei, som skall Förbindas med en komponentkanal ITk med ett index k För den utgående multiplexa PCH kanalen-Sj, där k varierar Från 0 till 31.As shown in Fig. 5, the receiving switching part comprises 20 component circuits similar to those circuits of Fig. 2, the main difference being that the number of memory calls in the memories 220, 240 and those in read authorizing the circuits 230 corresponding to 21, 22 and 24 in the First Embodiment shown in Fig. 2 amount to 2Nx32. Instead, for each incoming channel E1 supplying a bit, the state of which is suppressed by the address of an outgoing channel S., each incoming DEM multiplex channel 1 outputs synchronously 32 bits, which have the same rank r and belong to each of its component channels ITi , 0 to ITi, 31 and against which swear 32 outgoing component channel addresses Aj, k among 32x2 previously recorded under the control of the switching control 520 corresponding to the required Connections ITi, h to ITj, k. The index h varies from 0 to 31 and denotes the component channel ITh in the incoming multiplexed PCM channel Ei, which is to be connected to a component channel ITk with an index k For the outgoing multiplexed PCH channel-Sj, where k varies from 0 to 31.
Klockextraherande och återformande kretsar 2100 till 2102N_1 är tilldelade de inkommande multiplexkanalerna En till E2N_1 och har en struktur, som skiljer sig från kretsarna 210 till 212N_1, som visas i fig. 2. En krets 210 är anordnad att (a) Fasinställa den inkommande PCM kanalen Ei med den lokala tidsbasen 510 och (b) àteranordna komponentkanalerna ITi,Ü till ITi,31, så att varje inkommande komponentkanal samtidigt Frammatar en bild med samma rang i ändamål att åstad- komma bit för bit-omkoppltng.Clock extracting and reshaping circuits 2100 to 2102N_1 are assigned to the incoming multiplex channels One to E2N_1 and have a structure different from the circuits 210 to 212N_1 shown in Fig. 2. A circuit 210 is arranged to (a) Phase the incoming PCM channel Ei with the local time base 510 and (b) rearrange the component channels ITi, Ü to ITi, 31, so that each incoming component channel simultaneously produces an image of the same rank for the purpose of providing bit by bit switching.
Eftersom alla kretsarna 2100 till 2102N_1 är identiska, har blott en krets 210i visats i fig. 6. Den omfattar en klocksxtraherande krets 213, som extraherar kloeksignalen vid 2,048 MHz, som överföras i den inkommande kanalen Ei och en återramande krets 214, vars ramsignal är vid en Frekvens på 8 kHz, dvs. vid provfrekvensen hos komponent- kanalerna ITi,h. Kretsen 210i innehåller även ett per buffertminnen 2151 till 2161 och 2171 till 21Bi, som vart 7910710-8 15 och ett är anordnat att bearbeta de succeesiva udda och jämna DEM inkommande ramarna. De inkommande PCM ramarna är åtskilda i ändamål att återarrangera bitarna i en jämn ram i en takt, som är en multipel av den binäre hastighe- ten hos den mellanliggande multiplexa huvudlinjen 40, dvs. med samma takt, som den lokala tidsbasen 510, under vilken tid den udda ramen samtidigt skrives och vioe varse. Följ- aktligen upptecknar varje par buffertminnen 2151 till 216i eller 217i till 21Bi en ram under 2 x 125Jus = 250jJs.Since all the circuits 2100 to 2102N_1 are identical, only one circuit 210i has been shown in Fig. 6. It comprises a clock extracting circuit 213, which extracts the clock signal at 2.048 MHz, which is transmitted in the incoming channel Ei and a re-framing circuit 214, the frame signal of which is at a Frequency of 8 kHz, ie. at the sampling frequency of the component channels ITi, h. The circuit 210i also contains one per buffer memory 2151 to 2161 and 2171 to 21Bi, each of which is arranged to process the successive odd and even DEM incoming frames. The incoming PCM frames are separated for the purpose of rearranging the bits in a smooth frame at a rate which is a multiple of the binary velocity of the intermediate multiplex main line 40, i.e. at the same rate as the local time base 510, during which time the odd frame is simultaneously written and vioe alert. Accordingly, each pair of buffer memories 2151 to 216i or 217i to 21Bi records a frame below 2 x 125Jus = 250jJs.
Eftersom paret buffertminnen är identiska, har blott minnena 215i och 216i för jämna ramar visats i detalj i fig. 6.Since the pair of buffer memories are identical, only the memories 215i and 216i for smooth frames have been shown in detail in Fig. 6.
Minnet 215i omfattar 32 B-bit skiftregister 21500 till 215031, som under styrning av den återramande kretsen 214, när denna har avkänt ett ramord för en jämn ram, an- slutes i serie med Ei intaget i ordningsfüljden av minskande index h, dvs. 215031 till 21500. Under denna ramperiod bildar därför minnet 2151 ett enda skiftregister, som omfattar 32 x 8 = 256 bitaudelningar. Vid slutet av en jämn ram har varje register 2150h registrerar den oktal, som motsvarar komponentkanalen ITi,h och alla bitarna i oktalen som har samma rang, anordnas längs en enda kolumn. Vid detta till- fälls medför en signal, som överföras i en tråd 5100 av tids- basen 510 samtidigt en snabb överföring av de åtta parallella bitarna i oktalerna från registren 21500 till 215031 till åttabitskiftregister 21600 till 216031, som bildar ett andra minne 2161. Samtidigt är även skiftregistren i buffertminnet 217i kopplade i serie för att uppteckna de efterföljande komponentoktalerna under den följande udda PCM ramen på ett sätt, som liknar den föregående uppteckningen.The memory 215i comprises 32 B-bit shift registers 21500 to 215031, which under the control of the re-framing circuit 214, when it has sensed a frame word for a smooth frame, are connected in series with Ei inputs in the order of decreasing index h, i.e. 215031 to 21500. During this frame period, therefore, the memory 2151 forms a single shift register, which comprises 32 x 8 = 256 bit divisions. At the end of a smooth frame, each register 2150h registers the octal corresponding to the component channel ITi, h and all the bits of the octal having the same rank are arranged along a single column. In this case, a signal transmitted in a wire 5100 by the time base 510 simultaneously results in a rapid transfer of the eight parallel bits in the octals from registers 21500 to 215031 to eight-bit shift registers 21600 to 216031, which form a second memory 2161. At the same time the shift registers in the buffer memory 217i are also connected in series to record the subsequent component octals during the following odd PCM frame in a manner similar to the previous recording.
Under uppteckningen av den ovan nämnda, nästföljande udda ramen bearbetas oktalarna i den föregående jämna PCM ramen bit för bit, dvs. varje bit med samma rang i minnet 2161 eller genom förskjutning av polarna i minnet 216i åt höger. 7910710-8 16 De 2N grupperna om 32 bitar med samma rang r läses och överföras parallellt med början från de 2N minnena 2160 till 2162N_1 till de motsvarande minnescellerna 22Ui,h i minnet 220 via ELLER-grinden 209 med en Frekvens av 64 kHz, som överföras från tidsbasen 510 i en ledning 5101.During the recording of the above-mentioned next odd frame, the octals in the previous smooth PCM frame are processed bit by bit, i.e. each bit with the same rank in memory 2161 or by shifting the poles in memory 216i to the right. 7910710-8 16 The 2N groups of 32 bits with the same rank r are read and transmitted in parallel with the beginning from the 2N memories 2160 to 2162N_1 to the corresponding memory cells 22Ui, in the memory 220 via the OR gate 209 with a frequency of 64 kHz, which is transmitted from the time base 510 in a line 5101.
Denna frekvens på 64 kHz motsvarar Frekvensen av de åter- uppträdande ramarna Fo till F7 i den mellanliggande multiplexa huvudlinjen 4.This frequency of 64 kHz corresponds to the frequency of the repeating frames Fo to F7 in the intermediate multiplex main line 4.
Som exempel åskådliggör de två Första ledningarna i fig. 7 bitar med rang r och bitar med rang D i komponent- kanalerna ITÜ, IT1, IT2.....ITh....IT3D, IT31 av varje in- kommande multiplex kanal En och Ei, som upptecknas vid en given tidpunkt i rang 0 och rang r avdelningar iifrågavarande skiftregister 21600 till 216031 i minnena 2160 och 2161. Man har antagit, att rang U bitarna i nämnda komponentkanaler En och Ei är lika med 1,U,1......B,......1,1 och 0,1,1....0,.. ..1,D och att rang r bitarna är lika med Û,1,1,....1,....B,Ü och D,U,1,......U,....1,1. Man har även antagit att vid samma tillfälle förbindelserna mellan nämnda inkommande komponent- kanaler ITi,h och de utgående komponentkanalerna ITj,k är följande: :T _ Ir. IT _ :T IT _ :T ....1T _ 0,0 J,s' 0,1 1,4' 0,2 5,? 0,n _ Ir ....1T _ IT IT _ T N 0 3,9 0,30 2,13' 0,31 I 2 -1,4 för 9” inkommande multiplexkanalen En och ITi Û - IT2N 1 1, 2 ' 9 " _ IT8,12onnaI-ri,h '- IT9,7...As an example, the first two lines in Fig. 7 illustrate bits with rank r and bits with rank D in the component channels ITÜ, IT1, IT2 ..... ITh .... IT3D, IT31 of each incoming multiplex channel En and Ei, which are recorded at a given time in rank 0 and rank r sections of the shift registers 21600 to 216031 in memories 2160 and 2161. It has been assumed that rank U bits in said component channels En and Ei are equal to 1, U, 1. ..... B, ...... 1,1 and 0,1,1 .... 0, .. ..1, D and that the rank r bits are equal to Û, 1,1 ,. ... 1, .... B, Ü and D, U, 1, ...... U, .... 1,1. It has also been assumed that at the same time the connections between said incoming component channels ITi, h and the outgoing component channels ITj, k are as follows:: T _ Ir. IT _: T IT _: T .... 1T _ 0,0 J, s '0,1 1,4' 0,2 5 ,? 0, n _ Ir .... 1T _ IT IT _ TN 0 3.9 0.30 2.13 '0.31 I 2 -1.4 for 9 ”incoming multiplex channel En and ITi Û - IT2N 1 1, 2 '9 "_ IT8,12onnaI-ri, h' - IT9,7 ...
ITi,30 multiplexkanalen Ei; Såsom redan påpekats har adresserna A.,k hos de motsvarande utgående komponentkanalerna ITj,k, som visats på den tredje raden i Fig. 7, tidigare upp- tecknats i minnescellerna för adressminnet 240 under styr- ning av omkopplingeenheten 520 och läses selektivt ooh multiplexas vid en frekvens på 2,048 MHz, så snart de _ 1T¿_2,3, ITi,31 _ IT6,15 far den inkommande 7910710-8 17 motsvarande läsauktoriserande kretsarna 2300 till 23D2N_1,31 har avkänt bitar i tillståndet "1", såsom vid den första utföringsformen.ITi, the multiplex channel Ei; As already pointed out, the addresses A., k of the corresponding outgoing component channels ITj, k, shown in the third row in Fig. 7, have previously been recorded in the memory cells of the address memory 240 under the control of the switching unit 520 and are read selectively and multiplexed. at a frequency of 2.048 MHz, as soon as the corresponding reading authorizing circuits 2300 to 23D2N_1.31 have sensed bits in the state "1", as in the case of the "1T¿_2,3, ITi, 31 _ IT6,15 the first embodiment.
Sålunda utläsas varje adress Aj_6, A5,7....A2,13, A2N_1,4 som motsvarar förbindelserna till den inkommande multiplexkanalen ED åtföljt av adresserna, som motsvarar de inkommande kanalerna E1 till E2N_1, efter det att rang D bitar i tillståndet “1“ har avkänts. Adresserna multiplexas och överföras kontinuerligt efter ramordet FWD, som känne- tecknar rang Û-bitar, såsom visas på fjärde raden i fig. 7.Thus, each address Aj_6, A5,7 .... A2,13, A2N_1,4 corresponding to the connections to the incoming multiplex channel ED is read out followed by the addresses corresponding to the incoming channels E1 to E2N_1, after rank D bits in the state “ 1 “has been detected. The addresses are multiplexed and transmitted continuously after the frame word FWD, which characterizes rank Û bits, as shown in the fourth line in Fig. 7.
Ett fritidsintervall FIÛ blir därefter tillgängligt för överföring av övervakande eller liknande data, om så skulle vara erforderligt. Därefter läses 1 - 7 rang-bitar vid en frekvens på 64 kHz genom förskjutning av oktaler i skift- registren i buffertminnena 2160 - 2162N_1. Varje läsför- farande föregås av ramordet FN1 - FW7, som kännetecknar den 1:a - 7:e rangbiten och som âtföljes av ett fritidsinter- vall FI1 - FI7. Vanligen är fritidsintervallerna olika.A leisure interval FIÛ then becomes available for the transmission of monitoring or similar data, should this be necessary. Then 1 - 7 rank bits are read at a frequency of 64 kHz by shifting octals in the shift registers in the buffer memories 2160 - 2162N_1. Each reading procedure is preceded by the frame word FN1 - FW7, which characterizes the 1st - 7th rank bit and which is accompanied by a leisure interval FI1 - FI7. Usually the leisure intervals are different.
Såsom visas i fig. 5 läses varje ramord från blott läs- minnet 250 under styrning av tidsbasen 510 och varje omgång övervakningsord kan om erforderligt läsas från ett läs- och skrivminne 260 under styrning av omkopplingsstyrheten 520.As shown in Fig. 5, each frame word is read from the read only memory 250 under the control of the time base 510, and each round of monitoring words can, if necessary, be read from a read and write memory 260 under the control of the switch control 520.
Därefter överföras ram-, adress- och om erforderligt övervakningsord, som i den första utföringsformen antingen parallellt i en åttatrådsförbindelse, som bildar den mellan- liggande multiplexa huvudlinjen 40, eller i serie via en parallellt till seriekopplad konverter 270 såsom visas i fig. 5. När den jämna multiramen sålunda har bildats efter bearbetningen av oktalerna i alla buffertminnen 2160 till 2162N_1 behandlas de nedströms sig befinnande oktalerna i alla buffertminnena 2180 till 2182N_1 i ändamål att bilda nästa udda multiram. _ 7910710-8 18 Såsom redan förklarats med hänvisning till fig. 1 och det första utföringsexemplet omfattar transmissionsdelen 60 2N transmissionskretsar 600 till 602N_1, som har iden- tiska strukturer och vilkas utgångar är förbundna med de utgående tidsdelande multiplexkanalerna S0 till S2N_1. In- gångarna till överföringskretsarna är anslutna till den mellanliggande multiplexa huvudlinjen 40. En av dessa trans- missionskretsar 60. visas i detalj i fig. B.Thereafter, frame, address, and if necessary monitoring word, as in the first embodiment, are transmitted either in parallel in an eight-wire connection forming the intermediate multiplex main line 40, or in series via a parallel to series-connected converter 270 as shown in Fig. 5. Thus, when the smooth multiframe has been formed after the processing of the octals in all buffer memories 2160 to 2162N_1, the downstream octals in all the buffer memories 2180 to 2182N_1 are processed in order to form the next odd multirame. As already explained with reference to Fig. 1 and the first embodiment, the transmission part 60 comprises 2N transmission circuits 600 to 602N_1, which have identical structures and whose outputs are connected to the output time division multiplex channels S0 to S2N_1. The inputs to the transmission circuits are connected to the intermediate multiplex main line 40. One of these transmission circuits 60 is shown in detail in Fig. B.
Den mellanliggande multiplexa huvudlinjen 40 är an- sluten till ingångarna till en tidsbas 610 och en serie- kopplad till parallell konverter 620, när huvudlinjen 40 är en enda multiplex länk. Tidsbasen 610 omfattar en klockextra- herande krets 6110, som extraherar klocksignalen vid 2.048 x (2N+ 3% )(N+5) Hz från den inkommande multiplexa digitala signal, som överföras i huvudlinjen 40. Kretsen 6110 är ansluten till en återramande krets 6120, som överför klockfrekvenserna vid 2,048 MHz och 256 kHz. Vid utgången från konvertern 610 överföras N+5 bitadressord A. k och bl.a. ramorden FWD till FW? via en gemensam (N+6§:ledning till tre detektorer 630, 640 och 641. Varje detektor om- fattar en krets för att jämföra Marge överfärt (N+5)- -bitord med ett eller flera tidigare upptecknade givna ord.The intermediate multiplex main line 40 is connected to the inputs of a time base 610 and a series-connected to parallel converter 620, when the main line 40 is a single multiplex link. The time base 610 comprises a clock extracting circuit 6110, which extracts the clock signal at 2,048 x (2N + 3%) (N + 5) Hz from the incoming multiplex digital signal transmitted in the main line 40. The circuit 6110 is connected to a re-framing circuit 6120. which transmits the clock frequencies at 2.048 MHz and 256 kHz. At the output of the converter 610, N + 5 bit address words A. k and i.a. the framework words FWD to FW? via a common (N + 6§: line to three detectors 630, 640 and 641. Each detector comprises a circuit for comparing Marge transmitted (N + 5) bitwords with one or more previously recorded given words.
Detektorn 630 jämför de överförda orden med åtta ramord FWD till FW7, som identifierar bitrangen r för de inkommande PCM kanaloktalerna och alstrar klockfrhkuangen på 64 kHz. En ramräknare 6150 i tidsbesen 610 är ansluten till detektorn 631 och alstrar 8 kHz multiramfrekvensen i ändamål att särskilja jämna och udda multiramar.The detector 630 compares the transmitted words with eight frame words FWD to FW7, which identifies the bitrange r of the incoming PCM channel octals and generates the clock frequency of 64 kHz. A frame counter 6150 in the time frame 610 is connected to the detector 631 and generates the 8 kHz multi-frame frequency for the purpose of distinguishing smooth and odd multi-frames.
Detektorerna 640 och 641 avkänner om ett adressord A. k, som motsvarar överföringen av en bit i tillståndet "1", är avsett för den tillhörande utgående kanalen Sj.Detectors 640 and 641 detect if an address word A. k, which corresponds to the transmission of a bit in the state "1", is intended for the associated outgoing channel Sj.
Detektorn 640 jämför den första N-bitdeleni varje överfört adressord Aj,k med N-bitadressordet Aj. Detektorn 641 7910710-8 19 jämför den andra fembítsdelen i varje överfört adressord A. k med 32 fembitadressord i komponentkanalerna ITJ,O 9 till ITj,31 i den utgående kanalen Sj. Um adressen AJ avkännes medelst en detektor 140, inskriver skrivstyr- heten 651 för tillståndet "1" sistnämnda bitar med samma rang r i de bland 32 celler i ett minne 660, som motsvarar adresserna i komponentkanalerna ITJ,k, som avkännes av detektorn 641. Uppteckningsförfarandet i minnet 660 genomföras parallellt under en tid, som är mindre än längden av en ram i den mellanliggande huvudlinjen 40, dvs. 125/8 = 15,625 /is.The detector 640 compares the first N-bit part of each transmitted address word Aj, k with the N-bit address word Aj. The detector 641 7910710-8 19 compares the second five-bit part of each transmitted address word A. k with 32 five-bit address words in the component channels ITJ, 0 9 to ITj, 31 in the outgoing channel Sj. If the address AJ is sensed by a detector 140, the write control 651 for the state "1" writes the latter bits with the same rank in those of 32 cells in a memory 660, which correspond to the addresses in the component channels ITJ, k, which are sensed by the detector 641. The recording method in the memory 660 is performed in parallel for a time which is less than the length of a frame in the intermediate main line 40, i.e. 125/8 = 15.625 / is.
De andra ställena i minnet 660, som har återställts på noll i början av varje ram medelst en nollåterinställningskrets 652, som är ansluten till ramräknaren 6130, förblir i tillståndet "0".The other locations in the memory 660, which have been reset to zero at the beginning of each frame by means of a zero reset circuit 652, which is connected to the frame counter 6130, remain in the state "0".
Sålunda motsvarar tillståndet "0" bitar i minnet 660 tillståndet "0" bitar av liknande rang i komponentkanalerna ITi,h hos de inkommande multiplexkanalerna En till E2N_1 i kombination med komponentkanalerna ITj,k hos den utgående kanalen S., dvs. de inkommande komponentkanalerna, som ej har åstadkommit någon överföring av adresser längs mellanhuvudlinjen 40.Thus, the state "0" bits in the memory 660 corresponds to the state "0" bits of similar rank in the component channels ITi, h of the incoming multiplex channels En to E2N_1 in combination with the component channels ITj, k of the outgoing channel S., i.e. the incoming component channels, which have not provided any transmission of addresses along the intermediate main line 40.
Bitarna för samma rang r är parallella med minnet 160.The bits for the same rank r are parallel to the memory 160.
Två minnen 670 och 671 är Förenade med de jämna resp. de udda multiramarna i den mellanliggande huvudlinjen 40 eller med udda och jämna ramar i de utgående multiplexa PCM kanalerna Sj.Two memories 670 and 671 are United with the even resp. the odd multi-frames in the intermediate main line 40 or with odd and even frames in the output multiplex PCM channels Sj.
Minnena 670 och 671 kombinerar bitarna av samma rang till parallella oktaler på sammansatt sätt till den kombination, som åstadkommas medelst minnena 2151 till 2161 och 2171 till 218i i Pig. 6. För detta ändamål upptecknas åtta succeseiva grupper om }2 parallella bitar i minnet 660 och skrivas in i det jämna ramminnet 670, under det att de 32 oktalerna, som motsvarar de åtta tidigare överförda successiva grupperna av 32 parallella bitar, läses i det udda ramminnet 671 och vice versa. En krets 681 överför inskrivningsorderna För de jämna ramarna och läsorderna för de udda ramarna och en krets 682 20 ,791o71o-s överför inskrivningsorderna för de udda ramarna och utläsnings- orderna för de jämna ramarna till minnena 670 och 671, som är baserade på ramfrekvensen 8 kHz från räknaren B kHz. Grupperna om 32 parallella. bitar skrivas vid Frekvensen 256 kHz in i 32 skiftregister i minnet 670 eller 671 och varje skiftregister upptecknar den kompletta oktalen för en kanal ITj,k efter en multipelramperiod på 125 Jus. Under den följande multiram- perioden läses därefter oktalerna ITJ,Û till ITj,31, som är upptecknade parallellt, i samma ordning i serien genom anslutning av de 32 skiftregistren för minnet 670 eller 671 i serie och överföras till den utgående kanalen Sj.The memories 670 and 671 combine the bits of the same rank into parallel octals in a composite manner to the combination obtained by the memories 2151 to 2161 and 2171 to 218i in Figs. For this purpose, eight successive groups of 2 parallel bits are recorded in the memory 660 and written into the smooth frame memory 670, while the 32 octals corresponding to the eight previously transferred successive groups of 32 parallel bits are read in the odd frame memory 671 and vice versa. A circuit 681 transmits the write words for the even frames and the read words for the odd frames and a circuit 682, 791o71o-s transmits the write words for the odd frames and the read orders for the even frames to the memories 670 and 671, which are based on the frame frequency 8. kHz from the counter B kHz. The groups of 32 parallel. bits are written at the frequency 256 kHz into 32 shift registers in the memory 670 or 671 and each shift register records the complete octal of a channel ITj, k after a multiple frame period of 125 Jus. During the following multi-frame period, the octals ITJ, Û to ITj, 31, which are recorded in parallel, are then read in the same order in the series by connecting the 32 shift registers of the memory 670 or 671 in series and transmitted to the output channel Sj.
Aven om uppfinningen har beskrivits med hänvisning till speciella utföringsformer och med referens till speciella ord, som har ett visst bitnummer och vissa binära datahastigheter, är varianter möjliga och kan lätt inses av en fackman inom ramen för de efterföljande kraven. Vidare har en andra ut- föringsform beskrivits med hänvisning till ingående och utgående multiplexkanaler med samma datahastighet, under det att ett multikapacitetskopplingsnät kan konstrueras enligt uppfinningen för koppling av multiplexkanaler, vilka har datahastigheter, som skiljer sig från men är hela undermultipler av samma data- hastighet. I detta fall uppträder en utläsning och inskrivning i minnena 216 - 218 och 670 - 671 vid en undermultipel av frekvensen För multiramarna i den mellanliggande multiplexhuvud~ lflwjen för ramarna vid de inkommande ooh utgående multiplex- kanalerna. Slutligen är principenqmed bit för bitomkoppling oför- ändrad, när förfiüwelserna är andra än punkt för punkt (1-till-1), såsom framgår av ovanstående beskrivning. Sålunda kan t.ex. varje separat ingående kanal eller varje komponentkanal i en inkommande multiplexkanal motsvara ett antal Q utgående kanaler för åstadkommande av multipunktförbindelsen 1 till Q.Although the invention has been described with reference to particular embodiments and with reference to particular words having a certain bit number and certain binary data rates, variations are possible and can be readily appreciated by one skilled in the art within the scope of the appended claims. Furthermore, a second embodiment has been described with reference to incoming and outgoing multiplex channels with the same data rate, while a multicapacity switching network can be constructed according to the invention for switching multiplex channels which have data rates which differ from but are whole submultiples of the same data rate. . In this case, a readout and write-in occur in the memories 216 - 218 and 670 - 671 at a submultiple of the frequency For the multiframes in the intermediate multiplex head ~ ljfl for the frames at the incoming and outgoing multiplex channels. Finally, the principle of bit for bit switching is unchanged when the exercises are different from point to point (1-to-1), as shown in the above description. Thus, e.g. each separate input channel or each component channel in an incoming multiplex channel corresponds to a number of Q output channels for providing the multipoint connection 1 to Q.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE7910710A SE424397B (en) | 1979-12-28 | 1979-12-28 | Time-division digital switching network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE7910710A SE424397B (en) | 1979-12-28 | 1979-12-28 | Time-division digital switching network |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| SE7910710L SE7910710L (en) | 1981-06-29 |
| SE424397B true SE424397B (en) | 1982-07-12 |
Family
ID=20339655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE7910710A SE424397B (en) | 1979-12-28 | 1979-12-28 | Time-division digital switching network |
Country Status (1)
| Country | Link |
|---|---|
| SE (1) | SE424397B (en) |
-
1979
- 1979-12-28 SE SE7910710A patent/SE424397B/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| SE7910710L (en) | 1981-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2024565A (en) | Bit-by-bit time -division digital switching network | |
| US4603416A (en) | (Time division multiplex) switching system for routing trains of constant length data packets | |
| US4920535A (en) | Demultiplexer system | |
| US4941141A (en) | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner | |
| US4397020A (en) | Error monitoring in digital transmission systems | |
| US3796835A (en) | Switching system for tdm data which induces an asynchronous submultiplex channel | |
| US4542498A (en) | High bit-rate coupler between a PCM channel multiplex and a packet switching unit | |
| US4701913A (en) | Circuit and method for extracting signalling information embedded in channelized serial data streams | |
| US4412324A (en) | Bit-by-bit time-division switching network | |
| CA1212743A (en) | Digital transmission systems | |
| US3937935A (en) | Fault detection process and system for a time-division switching network | |
| US4064370A (en) | Time-division switching system | |
| US4718062A (en) | Telecommunication system for alternatingly transmitting circuit-switched and packet-switched information | |
| US4713804A (en) | Method and device for converting digital channel multiframes into packet multiframes | |
| US4048447A (en) | PCM-TASI signal transmission system | |
| US4267407A (en) | Method and apparatus for the transmission of speech signals | |
| US3676599A (en) | Telecommunication device | |
| US6259703B1 (en) | Time slot assigner for communication system | |
| US4450558A (en) | Method and apparatus for establishing frame synchronization | |
| SE439564B (en) | SET AND DEVICE FOR SIMILAR TRANSFER OF TELEPHONE AND VIDEO SIGNALS | |
| FI63140B (en) | GENOMKOPPLINGSENHET FOER BITGRUPPER INOM ETT PROGRAMSTYRT ELEKTRONISKT DATAOEVERFOERINGSSYSTEM | |
| US4785464A (en) | Method and device for regenerating the integrity of the bit rate in a plesiosynchronous system | |
| SE424397B (en) | Time-division digital switching network | |
| GB1336542A (en) | System for tranferring information | |
| US4191857A (en) | Digital trunk supervisory decoder multiplexor for ground start or E&M signalling on a common T1 span |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NUG | Patent has lapsed |
Ref document number: 7910710-8 Effective date: 19890301 Format of ref document f/p: F |