Claims (20)
1. Полупроводниковое запоминающее устройство с множеством запоминающих ячеек (SZ), расположенных на полупроводниковой подложке, для программируемого запоминания содержания данных, каковое полупроводниковое запоминающее устройство является эксплуатируемым в по меньшей мере двух рабочих состояниях, из которых первое придано в соответствие стиранию содержания данных из запоминающей ячейки (SZ), а второе сохранению содержания данных запоминающей ячейки (SZ), и которое содержит схему сигнала селекции для выбора взаимосвязанной группы запоминающих ячеек (SZ), а также приданную в соответствие совместно всем запоминающим ячейкам (SZ) одной группы схему управления с одной единственной управляющей линией для связи со всеми запоминающими ячейками (SZ) выбранной группы для рабочих состояний считывание и сохранение содержания данных запоминающих ячеек (SZ), причем схема управления для селекции включенного на управляющей линии стирающего и опорного напряжения управляется сигналом селекции, созданным в схеме селекции, включенной перед схемой управления, отличающееся тем, что схема управления, содержит действующий в зависимости от сигнала селекции контур накачки, который активно включает по выбору стирающее и опорное напряжение на выбранную группу запоминающих ячеек (SZ).1. A semiconductor memory device with a plurality of memory cells (SZ) located on a semiconductor substrate, for programmatically storing data content, which semiconductor memory device is operable in at least two operating states, of which the first is associated with erasing data content from the storage cell (SZ), and the second storing the data content of the storage cell (SZ), and which contains a selection signal circuit for selecting an interconnected memory group control cells (SZ), as well as a control circuit with one single control line for communicating with all storage cells (SZ) of the selected group for operating states, reading and saving the contents of the data of storage cells (SZ), which is jointly assigned to all storage cells (SZ) of one group ), and the control circuit for selection of the erasing and reference voltage included in the control line is controlled by a selection signal created in the selection circuit included in front of the control circuit, characterized in that the control circuit It contains a pump circuit operating depending on the selection signal, which actively includes optionally erasing and reference voltages to the selected group of storage cells (SZ).
2. Полупроводниковое запоминающее устройство по п.1, отличающееся тем, что полупроводниковое запоминающее устройство выполнено с возможностью эксплуатации в третьем рабочем состоянии, которое по выбору может быть придано в соответствие программированию, считыванию и сохранению содержания данных запоминающих ячеек (SZ), причем полупроводниковое запоминающее устройство содержит связанную через переключающее устройство со схемой управления схему генерации программирующего напряжения для снабжения схемы управления имеющим противоположный знак относительно стирающего напряжения и превосходящим значение напряжения питания программирующим напряжением для программирования запоминающей ячейки (SZ), а приданное в соответствие схеме управления переключающее устройство для селективной выдачи подлежащего приложению к схеме управления программирующего напряжения, подлежащего приложению к схеме управления считывающего напряжения, или подлежащего приложению к схеме управления опорного напряжения является управляемым посредством линии выбора состояния к выбранной группе запоминающих ячеек (SZ). 2. The semiconductor memory device according to claim 1, characterized in that the semiconductor memory device is operable in a third operational state, which can optionally be associated with programming, reading and storing the contents of the data of the memory cells (SZ), the semiconductor memory the device comprises, through a switching device with a control circuit, a programming voltage generating circuit for supplying the control circuit with an opposite a sign with respect to the erasing voltage and a programming voltage for programming the memory cell (SZ) that is superior to the supply voltage, and a switching device adapted to the control circuit for selectively outputting the programming voltage to be applied to the control circuit, to be applied to the read voltage control circuit, or to be applied to the reference voltage control circuit is controllable via a state selection line to selected groups e storage cells (SZ).
3. Полупроводниковое запоминающее устройство по п.2, отличающееся тем, что перед переключающим устройством включена приданная схеме генерации программирующего напряжения схема возбуждения, которая выдает на переключающее устройство уровни напряжения, приданные третьему рабочему состоянию для программирования, считывания и сохранения содержания данных запоминающих ячеек (SZ). 3. The semiconductor memory device according to claim 2, characterized in that in front of the switching device is included an excitation circuit assigned to the programming voltage generating circuit, which provides voltage levels to the switching device, which are given to the third operating state for programming, reading and storing the contents of the data of the storage cells (SZ )
4. Полупроводниковое запоминающее устройство по п.2 или 3, отличающееся тем, что схема управления содержит связанный с переключающим устройством первый вход напряжения, к которому в первом и втором рабочем состоянии приложены опорное напряжение, а в третьем рабочем состоянии выдаваемые схемой возбуждения уровни напряжения. 4. The semiconductor memory device according to claim 2 or 3, characterized in that the control circuit comprises a first voltage input connected to the switching device, to which a voltage reference is applied in the first and second operational state, and voltage levels generated by the excitation circuit in the third operating state.
5. Полупроводниковое запоминающее устройство по любому из пп.1-4, отличающееся тем, что схема управления содержит связанный со схемой генерации стирающего напряжения второй вход напряжения, к которому в первом и втором рабочем состоянии приложены стирающее напряжение и в третьем рабочем состоянии стирающее напряжение или напряжение, которое по абсолютной величине меньше или равно программирующему напряжению. 5. The semiconductor memory device according to any one of claims 1 to 4, characterized in that the control circuit comprises a second voltage input coupled to the erasure voltage generation circuit, to which the erase voltage is applied in the first and second operating states, and the erase voltage in the third operational state or voltage, which in absolute value is less than or equal to the programming voltage.
6. Полупроводниковое запоминающее устройство по любому из пп.1-5, отличающееся тем, что схема управления содержит подлежащую активированию через первый внутренний тактовый вход, включенную между первым входом напряжения и управляющей линией первую схему накачки, которая в первом рабочем состоянии служит блокировкой между первым входом напряжения и управляющей линией, во втором рабочем состоянии работает в качестве схемы накачки от первого входа напряжения к управляющей линии и в третьем рабочем состоянии работает в качестве схемы накачки между связанной с первым входом напряжения схемой возбуждения и управляющей линией. 6. A semiconductor memory device according to any one of claims 1 to 5, characterized in that the control circuit includes a pump to be activated through the first internal clock input connected between the first voltage input and the control line, which in the first operating state serves as a lock between the first the voltage input and the control line, in the second working state, works as a pump circuit from the first voltage input to the control line and in the third working state works as a pump circuit ki between the excitation circuit connected to the first voltage input and the control line.
7. Полупроводниковое запоминающее устройство по любому из пп.1 - 6, отличающееся тем, что схема управления содержит подлежащую активированию через второй внутренний тактовый вход, включенную между вторым входом напряжения и управляющей линией вторую схему накачки, которая в первом рабочем состоянии работает в качестве схемы накачки от второго входа напряжения к управляющей линии и во втором и третьем рабочем состоянии в качестве схемы блокировки между вторым входом напряжения и управляющей линией. 7. A semiconductor memory device according to any one of claims 1 to 6, characterized in that the control circuit comprises a second pump circuit to be activated via a second internal clock input connected between the second voltage input and the control line, which in the first operating state operates as a circuit pumping from the second voltage input to the control line and in the second and third operating state as a blocking circuit between the second voltage input and the control line.
8. Полупроводниковое запоминающее устройство по п.7, отличающееся тем, что первая схема накачки содержит связанный с внешне управляемым входом сброса в исходное состояние переключатель сброса в исходное состояние. 8. The semiconductor memory device according to claim 7, characterized in that the first pump circuit includes a reset switch connected to an externally controlled reset input to the initial state.
9. Полупроводниковое запоминающее устройство по любому из пп.1 - 8, отличающееся тем, что вторая схема накачки содержит управляемый через первый внутренний тактовый вход деактивирующий переключатель. 9. The semiconductor memory device according to any one of claims 1 to 8, characterized in that the second pump circuit comprises a deactivation switch controlled through the first internal clock input.
10. Полупроводниковое запоминающее устройство по любому из пп.1 - 9, отличающееся тем, что полупроводниковое запоминающее устройство для по меньшей мере одной взаимосвязанной группы запоминающих ячеек (SZ) одной линии слов или разрядной линии расположенных на полупроводниковой подложке в виде матрицы в местах пересечения линий слов и разрядных линий запоминающих ячеек (SZ) содержит одну единственную схему генерации стирающего напряжения и одну единственную схему генерации программирующего напряжения, которые приданы в соответствие по меньшей мере одной схеме управления. 10. The semiconductor storage device according to any one of claims 1 to 9, characterized in that the semiconductor storage device for at least one interconnected group of storage cells (SZ) of one word line or bit line located on a semiconductor substrate in the form of a matrix at the intersection of lines words and bit lines of the storage cells (SZ) contains one single circuit for generating the erasing voltage and one single circuit for generating the programming voltage, which are associated with necks least one control circuit.
11. Полупроводниковое запоминающее устройство по любому из пп.1 - 10, отличающееся тем, что приданная в соответствие схеме управления схема селекции в зависимости от приложенного к входу селекции сигнала селекции придает в соответствие приложенный на внешнем тактовом входе внешний тактовый сигнал первому или второму внутреннему тактовому выходу. 11. The semiconductor memory device according to any one of claims 1 to 10, characterized in that the selection circuit adapted to the control circuit, depending on the selection signal applied to the selection input, matches the external clock signal applied to the external clock input to the first or second internal clock exit.
12. Полупроводниковое запоминающее устройство по любому из пп.1 - 11, отличающееся тем, что схема селекции при логическом нуле на входе селекции прикладывает внешний тактовый сигнал противофазно на первый внутренний тактовый выход и устанавливает второй внутренний тактовый выход на логическую единицу, а при логической единице на входе селекции прикладывает внешний тактовый сигнал противофазно на второй внутренний тактовый выход и устанавливает первый внутренний тактовый выход на логический нуль. 12. The semiconductor memory device according to any one of claims 1 to 11, characterized in that the selection circuit with a logical zero at the input of the selection applies an external clock signal out of phase to the first internal clock output and sets the second internal clock output to a logical unit, and for a logical unit at the input of the selection, it applies an external clock signal out of phase to the second internal clock output and sets the first internal clock output to logic zero.
13. Полупроводниковое запоминающее устройство по любому из пп.1 - 12, отличающееся тем, что в первом и втором рабочем состоянии первый внутренний тактовый выход схемы селекции связан с первым внутренним тактовым входом (22) и второй внутренний тактовый выход схемы селекции связан со вторым внутренним тактовым входом. 13. A semiconductor memory device according to any one of claims 1 to 12, characterized in that in the first and second operating state, the first internal clock output of the selection circuit is connected to the first internal clock input (22) and the second internal clock output of the selection circuit is connected to the second internal clock input.
14. Полупроводниковое запоминающее устройство по любому из пп.1 - 13, отличающееся тем, что переключатели первой и второй схемы накачки и приданный в соответствие второй схеме накачки деактивирующий переключатель соответственно содержат МОП-полевые транзисторы с одним общим, внешне управляемым выводом подложки. 14. The semiconductor memory device according to any one of claims 1 to 13, characterized in that the switches of the first and second pumping circuit and the deactivation switch adapted to the second pumping circuit respectively comprise MOS field-effect transistors with one common, externally controlled output terminal.
15. Полупроводниковое запоминающее устройство по п.14, отличающееся тем, что к первому внутреннему тактовому входу подключен первый конденсатор, а ко второму внутреннему тактовому входу подключен второй конденсатор. 15. The semiconductor memory device according to 14, characterized in that the first capacitor is connected to the first internal clock input, and the second capacitor is connected to the second internal clock input.
16. Полупроводниковое запоминающее устройство по любому из пп.1 - 15, отличающееся тем, что схема возбуждения по выбору в зависимости от приложенных на входах селекции возбуждения сигналов селекции возбуждения выдает напряжение для программирования, для считывания или для сохранения содержания данных. 16. The semiconductor memory device according to any one of claims 1 to 15, characterized in that the excitation circuit optionally, depending on the excitation selection signals applied to the excitation selection inputs, generates voltage for programming, for reading or for storing data content.
17. Полупроводниковое запоминающее устройство по любому из пп.1 - 16, отличающееся тем, что на общем, внешне управляемом выводе подложки в первом и втором рабочем состоянии приложено опорное напряжение, в третьем рабочем состоянии и первом режиме работы приложено программирующее напряжение и в третьем рабочем состоянии и втором режиме работы приложено считывающее напряжение. 17. A semiconductor memory device according to any one of claims 1 to 16, characterized in that a reference voltage is applied in a first, second operating state to the general, externally controlled output of the substrate, a programming voltage is applied in the third working state and first operating mode, and in the third working state The state and the second operating mode are sensing voltage applied.
18. Полупроводниковое запоминающее устройство по любому из пп.1 - 17, отличающееся тем, что в третьем рабочем состоянии на первом внутреннем тактовом входе непосредственно после переключения в третье рабочее состояние приложен тактовый сигнал с заранее определенной временной длительностью. 18. A semiconductor memory device according to any one of claims 1 to 17, characterized in that a clock signal with a predetermined time duration is applied at the first internal clock input immediately after switching to the third operating state.
19. Полупроводниковое запоминающее устройство по любому из пп.1 - 18, отличающееся тем, что схема селекции содержит второй внешний тактовый вход для приложения отдельного от внешнего тактового сигнала второго внешнего тактового сигнала и приданную в соответствие второму внутреннему тактовому выходу и обоим тактовым входам схему амплитудного удвоителя, прикладывает при логическом нуле на входе селекции внешний тактовый сигнал противофазно на первый внутренний тактовый выход и устанавливает второй внутренний тактовый выход на логическую единицу, и при логической единице на входе селекции прикладывает внешний тактовый сигнал противофазно с увеличенной по сравнению с внешним тактовым сигналом амплитудой на второй внутренний тактовый выход и устанавливает первый внутренний тактовый выход на логический нуль. 19. A semiconductor memory device according to any one of claims 1 to 18, characterized in that the selection circuit comprises a second external clock input for applying a second external clock signal separate from the external clock signal and associated with the second internal clock output and both clock inputs, an amplitude circuit doubler, applies an external clock signal out of phase to the first internal clock output at a logic zero at the input of selection and sets the second internal clock output to a logical unit, and with a logical unit at the input of the selection, it applies an external clock signal out of phase with the amplitude increased compared to the external clock signal to the second internal clock output and sets the first internal clock output to logic zero.
20. Полупроводниковое запоминающее устройство по любому из пп.1 - 19, отличающееся тем, что опорное напряжение представляет собой нулевое напряжение, напряжение питания имеет значение порядка +5 вольт, стирающее напряжение имеет значение порядка -12 вольт, а программирующее напряжение имеет значение порядка +18 вольт. 20. The semiconductor memory device according to any one of claims 1 to 19, characterized in that the reference voltage is zero voltage, the supply voltage is of the order of +5 volts, the erasing voltage is of the order of -12 volts, and the programming voltage is of the order of + 18 volts.