RU97110507A - Сплайн-интерполятор - Google Patents
Сплайн-интерполяторInfo
- Publication number
- RU97110507A RU97110507A RU97110507/09A RU97110507A RU97110507A RU 97110507 A RU97110507 A RU 97110507A RU 97110507/09 A RU97110507/09 A RU 97110507/09A RU 97110507 A RU97110507 A RU 97110507A RU 97110507 A RU97110507 A RU 97110507A
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- group
- outputs
- multiplier
- spline
- Prior art date
Links
- 241001442055 Vipera berus Species 0.000 claims 8
- 238000009434 installation Methods 0.000 claims 6
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005755 formation reaction Methods 0.000 claims 1
Claims (2)
1. Сплайн-интерполятор, содержащий первый и второй блоки памяти, первый, второй, третий и четвертый умножители, сумматор, регистр, блок управления и счетчик, группа информационных входов которого объединена с адресными входами первого блока памяти и одновременно является первой установочной шиной сплайн-интерполятора, вычитающий вход счетчика объединен со входом управления регистра и пятым выходом блока управления, а информационные выходы объединены с шестой группой входов блока управления, первый вход которого является тактовой шиной сплайн-интерполятора, а третий выход соединен со входом управления второго блока памяти, первая, вторая, третья и четвертая группы выходов которого соединены с первыми группами входов соответственно первого, второго, третьего и четвертого умножителей, группы выходов которых соединены соответственно с первой, второй, третьей и четвертой группами входов сумматора, группа выходов которого соединена с информационными входами регистра, выходы которого являются группой информационных выходов сплайн-интерполятора, отличающийся тем, что дополнительно введены блок быстрого преобразования Фурье, третий блок памяти, пятый умножитель, блок обратного быстрого преобразования Фурье и блок формирования параметров сплайна, первая группа входов которого соединена с информационными выходами первого блока памяти, вторая группа входов соединена с информационными выходами счетчика, управляющий вход которого является шиной запуска сплайн-интерполятора, а вход обнуления - шиной обнуления сплайн-интерполятора, третья группа входов блока формирования параметров сплайна является второй установочной шиной сплайн-интерполятора, четвертая группа входов является третьей установочной шиной сплайн-интерполятора, пятая, шестая, седьмая и восьмая группы выходов соединены со вторыми группами входов соответственно первого, второго, третьего и четвертого умножителей, а девятый вход объединен с управляющим входом сумматора и четвертым выходом блока управления, седьмая группа входов которого является четвертой установочной шиной сплайн-интерполятора, а вторая группа выходов соединена с адресными входами третьего блока памяти, входами управления блока обратного быстрого преобразования Фурье и входами управления блока быстрого преобразования Фурье, информационные входы которого являются информационной шиной сплайн-интерполятора, а информационные выходы соединены с первой группой входов пятого умножителя, вторая группа входов которого соединена с информационными выходами третьего блока памяти, а выходы соединены с информационными входами блока обратного быстрого преобразования Фурье, информационные выходы которого соединены с информационными входами второго блока памяти.
2. Сплайн-интерполятор по п.1, отличающийся тем, что блок формирования параметров сплайна выполнен содержащим первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый умножители, первый и второй сумматоры, преобразователь в дополнительный код, первый и второй блоки вычитания, и первый и второй элементы задержки, причем первая группа входов первого умножителя является первой группой входов блока формирования параметров сплайна, вторая группа входов первого умножителя является второй группой входов блока формирования параметров сплайна, а выходы соединены с первой и второй группами входов четвертого умножителя и второй группой входов пятого умножителя, первая группа входов которого соединена с выходами четвертого умножителя, а выходы соединены с первой группой входов десятого умножителя и входами первого элемента задержки, выходы которого являются шестой группой выходов блока формирования параметров сплайна, а управляющий вход является девятым входом блока формирования параметров сплайна и одновременно объединен со входом управления первого блока вычитания, входы вычитаемого которого соединены с выходами десятого умножителя, выходы являются пятой группой выходов блока формирования параметров сплайна, а входы уменьшаемого соединены с выходами третьего умножителя, первая группа входов которого соединена с выходами второго умножителя, а вторая группа входов объединена со второй и первой группами входов второго умножителя и выходами первого сумматора, управляющий вход которого объединен с управляющим входом первого блока вычитания, первая группа входов первого сумматора объединена со входами преобразователя в дополнительный код и выходами первого умножителя, а вторая группа входов является третьей группой входов блока формирования параметров сплайна и одновременно второй установочной шиной сплайн-интерполятора и соединена со второй группой входов второго сумматора, первая группа входов которого соединена с выходами преобразователя в дополнительный код, первой и второй группами входов шестого умножителя и второй группой входов седьмого умножителя, первая группа входов которого соединена с выходами шестого умножителя, а выходы соединены со входами второго элемента задержки и первой группой входов одиннадцатого умножителя, вторая группа входов которого объединена со второй группой входов десятого умножителя и одновременно являются четвертой группой входов блока формирования параметров сплайна и третьей установочной шиной сплайн-интерполятора, а выходы одиннадцатого умножителя соединены со входами вычитаемого второго блока вычитания, выходы которого являются восьмой группой выходов блока формирования параметров сплайна, а входы уменьшаемого соединены с выходами девятого умножителя, первая группа входов которого соединена с выходами восьмого умножителя, а вторая группа входов объединена со второй и первой группами входов восьмого умножителя и выходами второго сумматора, управляющий вход которого объединен с управляющими входами второго блока вычитания, первого элемента задержки и второго элемента задержки, выходы которого являются седьмой группой выходов блока формирования параметров сплайна.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU97110507A RU2116669C1 (ru) | 1997-06-19 | 1997-06-19 | Сплайн-интерполятор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU97110507A RU2116669C1 (ru) | 1997-06-19 | 1997-06-19 | Сплайн-интерполятор |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2116669C1 RU2116669C1 (ru) | 1998-07-27 |
RU97110507A true RU97110507A (ru) | 1998-11-20 |
Family
ID=20194449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU97110507A RU2116669C1 (ru) | 1997-06-19 | 1997-06-19 | Сплайн-интерполятор |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2116669C1 (ru) |
-
1997
- 1997-06-19 RU RU97110507A patent/RU2116669C1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB2334358A (en) | Multiplier for performing 3D graphics interpolations | |
US5226003A (en) | Multi-path multiplier | |
US5442580A (en) | Parallel processing circuit and a digital signal processer including same | |
RU97110507A (ru) | Сплайн-интерполятор | |
KR100675993B1 (ko) | 산술 유닛, 디지털 신호 프로세서, 승산 스케줄링 방법, 가산의 선택적 지연 방법 및 가산의 선택적 수행 방법 | |
RU99112751A (ru) | Сплайн-интерполятор | |
RU97102687A (ru) | Сплайн-интерполятор | |
Suzuki et al. | Performance tradeoffs in digit-serial DSP systems | |
RU99112744A (ru) | Сплайн-интерполятор | |
KR940001683A (ko) | 레이트 컨버터 | |
RU97101006A (ru) | Интерполятор | |
Goel et al. | Novel architecture for area and delay efficient vedic multiplier | |
RU2132567C1 (ru) | Сплайн-интерполятор | |
KR960008223B1 (ko) | 디지탈필터 | |
RU2140098C1 (ru) | Сплайн-интерполятор | |
JPS6259828B2 (ru) | ||
RU98110224A (ru) | Устройство умножения | |
KR970049459A (ko) | 곱셈기 | |
Morley et al. | The design of a bit-serial coprocessor to perform multiplication and division on a massively parallel architecture | |
UA34613A (ru) | Устройство канонического разложения числа на множители | |
SU1580358A1 (ru) | Генератор случайных чисел | |
RU2042979C1 (ru) | Устройство для интерполяции | |
RU97101047A (ru) | Управляемый напряжением генератор импульсов | |
RU96103141A (ru) | Устройство формирования линейно-частотно-модулированного сигнала | |
JPH117439A (ja) | 積和器 |