RU96123900A - SPECIALIZED PROCESSOR AND METHOD OF ITS DESIGN - Google Patents

SPECIALIZED PROCESSOR AND METHOD OF ITS DESIGN

Info

Publication number
RU96123900A
RU96123900A RU96123900/09A RU96123900A RU96123900A RU 96123900 A RU96123900 A RU 96123900A RU 96123900/09 A RU96123900/09 A RU 96123900/09A RU 96123900 A RU96123900 A RU 96123900A RU 96123900 A RU96123900 A RU 96123900A
Authority
RU
Russia
Prior art keywords
application
architecture
command
elements
application elements
Prior art date
Application number
RU96123900/09A
Other languages
Russian (ru)
Other versions
RU2147378C1 (en
Inventor
Эль-Гороури Хуссейн
А.Макнейлл Дейл
А.Краус Чарльз
Original Assignee
Коммквест Текнолоджиз, Инк.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/243,963 external-priority patent/US5623684A/en
Application filed by Коммквест Текнолоджиз, Инк. filed Critical Коммквест Текнолоджиз, Инк.
Publication of RU96123900A publication Critical patent/RU96123900A/en
Application granted granted Critical
Publication of RU2147378C1 publication Critical patent/RU2147378C1/en

Links

Claims (27)

1. Программируемая архитектура специализированного процессора, содержащая:
множество физических прикладных элементов, взаимно соединенных для совместного выполнения определенного задания,
набор прикладных команд, каждая из которых относится к соответствующему прикладному элементу, в котором по меньшей мере одна прикладная команда имеет в качестве аргументов время вызова, посредством чего эта команда вызывает свой соответствующий прикладной элемент в определенное время.1. The programmable architecture of a specialized processor, containing:
many physical application elements interconnected to jointly perform a specific task,
a set of application commands, each of which refers to a corresponding application element, in which at least one application command has a call time as arguments, whereby this command calls its corresponding application element at a specific time. 2. Архитектура по п. 1, которая также содержит шину, соединяющую все прикладные элементы для коммуникации сигналов между ними. 2. The architecture according to claim 1, which also contains a bus connecting all the application elements for the communication of signals between them. 3. Архитектура по п. 1, в которой
каждый прикладной элемент включает программируемый функциональный блок и
команда, имеющая время вызова в качестве аргумента, вызывает программируемый функциональный блок своего соответствующего прикладного элемента в определенное время.3. The architecture of claim 1, wherein
each application element includes a programmable function block and
a command having a call time as an argument calls the programmable function block of its corresponding application element at a specific time. 4. Архитектура по п. 1, в которой прикладные команды выбирают из библиотеки прикладных команд. 4. The architecture of claim 1, wherein the application instructions are selected from the library of application instructions. 5. Архитектура по п. 1, в которой некоторые прикладные команды запрограммированы для работы в режиме параллельной обработки путем вызова соответствующих прикладных элементов одновременно. 5. The architecture of claim 1, wherein some application instructions are programmed to operate in parallel processing mode by invoking the corresponding application elements simultaneously. 6. Архитектура по п. 1, в которой некоторые прикладные команды запрограммированы для работы в режиме конвейерной обработки путем вызова соответствующих прикладных элементов с разнесением во времени. 6. The architecture of claim 1, wherein some application instructions are programmed to operate in a pipelined mode by invoking the corresponding time-spaced application elements. 7. Архитектура по п. 1, в которой по меньшей мере одна прикладная команда задействована асинхронно. 7. The architecture of claim 1, wherein the at least one application command is asynchronously enabled. 8. Архитектура по п. 1, в которой архитектуру выполняют на однокристалльном полупроводниковом устройстве. 8. The architecture of claim 1, wherein the architecture is performed on a single-crystal semiconductor device. 9. Архитектура по п. 1, в которой по меньшей мере один из прикладных элементов предназначен для выполнения беспроводной связи. 9. The architecture according to claim 1, in which at least one of the application elements is designed to perform wireless communication. 10. Архитектура по п. 2, в которой каждый прикладной элемент содержит интерфейсный блок, сопрягающий соответствующий прикладной элемент с шиной для сообщения сигналов между прикладными элементами. 10. The architecture of claim 2, wherein each application element comprises an interface unit that mates a corresponding application element with a bus for signaling between application elements. 11. Архитектура по п. 10, в которой интерфейсный блок по существу одинаков для всех прикладных элементов. 11. The architecture of claim 10, wherein the interface unit is substantially the same for all application elements. 12. Архитектура по п. 11, в которой интерфейсный блок по меньшей мере в одном из прикладных элементов содержит программируемый интерфейс с шиной. 12. The architecture of claim 11, wherein the interface unit in at least one of the application elements comprises a programmable interface with a bus. 13. Архитектура по п. 3, в которой
каждый функциональный блок имеет рабочее состояние и выключенное состояние, а
каждый прикладной элемент также содержит блок приведения в действие генератора тактовых импульсов для переключения своего функционального блока в рабочее состояние и выключенное состояние.13. The architecture of claim 3, wherein
each function block has an operating state and an off state, and
Each application element also contains a clock pulse generator driving unit for switching its functional block to the operating state and the off state. 14. Архитектура по п. 13, в которой каждый блок приведения в действие генератора тактовых импульсов предназначен для выработки пускового сигнала и сигнала "Выполнено", соответствующих функциональному блоку для переключения функционального блока в рабочее состояние и в выключенное состояние. 14. The architecture of claim 13, wherein each actuation block of the clock generator is designed to generate a start signal and a “Completed” signal corresponding to a function block for switching the function block to an operating state and an off state. 15. Архитектура по п. 1, в которой по меньшей мере один из прикладных элементов содержит программу для выполнения определенного применения и один элемент связан по меньшей мере с одним другим прикладным элементом посредством отправки по меньшей мере одной из команд конфигурирования и команды времени вызова другому прикладному элементу. 15. The architecture of claim 1, wherein at least one of the application elements comprises a program for performing a specific application and one element is associated with at least one other application element by sending at least one of the configuration commands and a call time command to another application element. 16. Архитектура по п. 1, в которой по меньшей мере один из прикладных элементов предназначен для приема по меньшей мере одной команды конфигурирования и команды времени вызова от другого прикладного элемента. 16. The architecture of claim 1, wherein at least one of the application elements is for receiving at least one configuration command and a call time command from another application element. 17. Архитектура по п. 2, в которой по меньшей мере два из прикладных элементов образуют кластер и прикладные элементы в кластере соединены вместе еще одной шиной. 17. The architecture of claim 2, wherein at least two of the application elements form a cluster and the application elements in the cluster are connected together by another bus. 18. Архитектура по п. 1, в которой по меньшей мере один из прикладных элементов является элементом совместно используемой памяти. 18. The architecture of claim 1, wherein at least one of the application elements is a shared memory element. 19. Архитектура по п. 18, в которой по меньшей мере один из прикладных элементов предназначен для приема входных данных от элемента совместно используемой памяти и для запоминания выходных данных в элементе совместно используемой памяти. 19. The architecture of claim 18, wherein at least one of the application elements is for receiving input from a shared memory element and for storing output in a shared memory element. 20. Архитектура по п. 19, в которой по меньшей мере один из прикладных элементов предназначен для управления действием по меньшей мере одного другого прикладного элемента путем передачи ему сигналов управления по шине. 20. The architecture according to claim 19, in which at least one of the application elements is designed to control the action of at least one other application element by transmitting control signals to it via the bus. 21. Архитектура по п. 20, в которой управляющий прикладной элемент также предназначен для передачи сигналов генератора тактовых импульсов к управляемому прикладному элементу по шине, причем на работу управляемого прикладного элемента воздействуют сигналы генератора тактовых импульсов. 21. The architecture according to claim 20, in which the control application element is also designed to transmit signals of the clock generator to the controlled application element via the bus, and the signals of the clock generator influence the operation of the controlled application element. 22. Архитектура по п. 20, в которой сигнал управления содержит команду для конфигурирования управляемого прикладного элемента. 22. The architecture of claim 20, wherein the control signal comprises a command for configuring a managed application element. 23. Архитектура по п. 1, в которой по меньшей мере один из прикладных элементов содержит общий конечный автомат, содержащий микрокод, причем конечный автомат действует совместно с микрокодом для выполнения своей соответствующей команды. 23. The architecture of claim 1, wherein at least one of the application elements comprises a common state machine containing microcode, the state machine acting in conjunction with the microcode to execute its corresponding command. 24. Архитектура по п. 1, в которой до образования прикладных элементов архитектура предназначена для программирования по согласованию с потребностями конкретного применения. 24. The architecture of claim 1, wherein prior to the formation of the application elements, the architecture is intended for programming in accordance with the needs of a particular application. 25. Архитектура по п. 24, которая также содержит шину, соединяющую все прикладные элементы для сообщения сигналов между ними. 25. The architecture of claim 24, which further comprises a bus connecting all application elements for signaling between them. 26. Архитектура по п. 25, в которой ширина шины запрограммирована для согласования с потребностями конкретного применения до образования прикладных элементов. 26. The architecture of claim 25, wherein the bus width is programmed to suit the needs of a particular application prior to the formation of application elements. 27. Программируемая архитектура процессора для выполнения команд в системе связи, содержащая:
интегральную схему, имеющую множество физических прикладных элементов, взаимосвязанных на шине команд (данных) хронирования для выполнения функций связи, применяемых в системе связи;
при этом некоторые прикладные элементы имеют:
логический блок прикладного элемента для выполнения заданной функции связи,
логический блок приведения в действие генератора тактовых импульсов для обеспечения соответствующего прикладного элемента сигналами хронирования и включения логического блока прикладного элемента в то время, когда он нужен, и
логический блок выборки интерфейса, позволяющий логическому блоку прикладного элемента принимать команды и данные от других прикладных элементов и отправлять их другим прикладным элементам по шине команд /данных/ хронирования,
и реагирующий на команду, относящуюся к соответствующему прикладному элементу,
причем каждая команда имеет:
аргумент команды для установки параметров управления прикладного элемента и
аргумент времени для определения времени вызова этого прикладного элемента.27. A programmable processor architecture for executing instructions in a communication system, comprising:
an integrated circuit having a plurality of physical application elements interconnected on the timing command (data) bus to perform communication functions used in a communication system;
however, some application elements have:
the logical unit of the application element to perform a given communication function,
the logic block of the actuation of the clock generator to provide the corresponding application element with timing signals and enable the logical unit of the application element at the time when it is needed, and
an interface fetch logical unit that allows the application unit logic unit to receive commands and data from other application elements and send them to other application elements via the command / data / timing bus,
and responding to a command related to the corresponding application element,
and each team has:
a command argument to set the control parameters of the application element and
a time argument to determine the time of invocation of this application element.
RU96123900A 1994-05-17 1995-05-17 Special-purpose processor RU2147378C1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/243,963 1994-05-17
US08/243,963 US5623684A (en) 1994-05-17 1994-05-17 Application specific processor architecture comprising pre-designed reconfigurable application elements interconnected via a bus with high-level statements controlling configuration and data routing
PCT/US1995/005964 WO1995031778A1 (en) 1994-05-17 1995-05-17 Application specific processor and design method for same

Publications (2)

Publication Number Publication Date
RU96123900A true RU96123900A (en) 1999-02-10
RU2147378C1 RU2147378C1 (en) 2000-04-10

Family

ID=22920817

Family Applications (1)

Application Number Title Priority Date Filing Date
RU96123900A RU2147378C1 (en) 1994-05-17 1995-05-17 Special-purpose processor

Country Status (8)

Country Link
US (1) US5623684A (en)
EP (1) EP0760128A4 (en)
JP (1) JP3202750B2 (en)
KR (1) KR100358631B1 (en)
CN (1) CN1099636C (en)
AU (1) AU2636895A (en)
RU (1) RU2147378C1 (en)
WO (1) WO1995031778A1 (en)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5799091A (en) * 1996-05-24 1998-08-25 Lsi Logic Corporation Single chip solution for multimedia GSM mobile station systems
US6195593B1 (en) * 1997-09-03 2001-02-27 Seiko Epson Corporation Reusable modules for complex integrated circuit devices
US6138229A (en) * 1998-05-29 2000-10-24 Motorola, Inc. Customizable instruction set processor with non-configurable/configurable decoding units and non-configurable/configurable execution units
US6968514B2 (en) 1998-09-30 2005-11-22 Cadence Design Systems, Inc. Block based design methodology with programmable components
US6269467B1 (en) 1998-09-30 2001-07-31 Cadence Design Systems, Inc. Block based design methodology
JP2000315222A (en) 1999-04-30 2000-11-14 Matsushita Electric Ind Co Ltd Database for designing integrated circuit device and designing method for integrated circuit device
JP4077578B2 (en) 1999-04-30 2008-04-16 松下電器産業株式会社 Integrated circuit device design method
US7062769B1 (en) 1999-07-07 2006-06-13 National Semiconductor Corporation Object-oriented processor design and design methodologies
JP3974300B2 (en) 1999-11-18 2007-09-12 松下電器産業株式会社 IP-based LSI design system and design method
US7080183B1 (en) 2000-08-16 2006-07-18 Koninklijke Philips Electronics N.V. Reprogrammable apparatus supporting the processing of a digital signal stream and method
US6630964B2 (en) * 2000-12-28 2003-10-07 Koninklijke Philips Electronics N.V. Multi-standard channel decoder for real-time digital broadcast reception
US20020112219A1 (en) * 2001-01-19 2002-08-15 El-Ghoroury Hussein S. Matched instruction set processor systems and efficient design and implementation methods thereof
US20020116166A1 (en) * 2001-02-13 2002-08-22 El-Ghoroury Hussein S. Matched instruction set processor systems and method, system, and apparatus to efficiently design and implement matched instruction set process systems using interconnected design components
US7055019B2 (en) 2001-02-13 2006-05-30 Ellipsis Digital Systems, Inc. Matched instruction set processor systems and method, system, and apparatus to efficiently design and implement matched instruction set processor systems by mapping system designs to re-configurable hardware platforms
US6938237B1 (en) 2001-06-29 2005-08-30 Ellipsis Digital Systems, Inc. Method, apparatus, and system for hardware design and synthesis
EP1286279A1 (en) * 2001-08-21 2003-02-26 Alcatel Configuration tool
US7266487B1 (en) 2001-08-29 2007-09-04 Ellipsis Digital Systems, Inc. Matched instruction set processor systems and method, system, and apparatus to efficiently compile hardware and software designs
JP2003316838A (en) * 2002-04-19 2003-11-07 Nec Electronics Corp Design method for system lsi and storage medium with the method stored therein
JP4202673B2 (en) * 2002-04-26 2008-12-24 株式会社東芝 System LSI development environment generation method and program thereof
US7131097B1 (en) * 2002-09-24 2006-10-31 Altera Corporation Logic generation for multiple memory functions
AU2002363920A1 (en) * 2002-10-29 2004-05-25 Freescale Semiconductor, Inc. Method and apparatus for selectively optimizing interpreted language code
US7016695B1 (en) 2002-12-11 2006-03-21 National Semiconductor Corporation Apparatus and method for processing a deterministic data flow associated with a wireless communication signal
US7380151B1 (en) 2002-12-11 2008-05-27 National Semiconductor Corporation Apparatus and method for asynchronously clocking the processing of a wireless communication signal by multiple processors
CN1315037C (en) * 2002-12-27 2007-05-09 联想(北京)有限公司 Virtual information flow bus interface and its data processing method
US7017127B1 (en) 2003-06-02 2006-03-21 National Semiconductor Corporation Method and system for enabling energy efficient wireless connectivity
US7205923B1 (en) 2004-12-07 2007-04-17 National Semiconductor Corporation Pipelined analog to digital converter that is configurable based on mode and strength of received signal
US7193553B1 (en) 2004-12-07 2007-03-20 National Semiconductor Corporation Analog to digital converter with power-saving adjustable resolution
US6980148B1 (en) 2004-12-07 2005-12-27 National Semiconductor Corporation Pipelined analog to digital converter that is configurable based on wireless communication protocol
US9075623B2 (en) * 2012-01-18 2015-07-07 International Business Machines Corporation External auxiliary execution unit interface for format conversion of instruction from issue unit to off-chip auxiliary execution unit
WO2013147830A1 (en) * 2012-03-30 2013-10-03 Intel Corporation Decoding wireless in-band on-channel signals
CN106463039B (en) * 2014-05-16 2019-11-26 凌力尔特有限公司 Configure signal processing system
US9747197B2 (en) 2014-05-20 2017-08-29 Honeywell International Inc. Methods and apparatus to use an access triggered computer architecture
US10353681B2 (en) 2014-05-20 2019-07-16 Honeywell International Inc. Systems and methods for using error correction and pipelining techniques for an access triggered computer architecture
CN105435455A (en) * 2016-01-26 2016-03-30 青岛大学 Adjustable counting seesaw
CN111988417B (en) * 2020-08-28 2022-07-19 电子科技大学 Communication control method of terminal of Internet of things
CN112463723A (en) * 2020-12-17 2021-03-09 王志平 Method for realizing microkernel array

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62189739A (en) * 1986-02-17 1987-08-19 Hitachi Ltd Semiconductor integrated circuit device
JPS63308343A (en) * 1987-06-10 1988-12-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
US5197016A (en) * 1988-01-13 1993-03-23 International Chip Corporation Integrated silicon-software compiler
US4951221A (en) * 1988-04-18 1990-08-21 General Electric Company Cell stack for variable digit width serial architecture
CN1016815B (en) * 1988-05-20 1992-05-27 武汉市半导体器件厂 Universal test, control module
US5173864A (en) * 1988-08-20 1992-12-22 Kabushiki Kaisha Toshiba Standard cell and standard-cell-type integrated circuit
US5283753A (en) * 1991-07-25 1994-02-01 Motorola, Inc. Firm function block for a programmable block architected heterogeneous integrated circuit
JP2791243B2 (en) * 1992-03-13 1998-08-27 株式会社東芝 Hierarchical synchronization system and large scale integrated circuit using the same

Similar Documents

Publication Publication Date Title
RU96123900A (en) SPECIALIZED PROCESSOR AND METHOD OF ITS DESIGN
JP4637123B2 (en) Data processing method and data processing unit, method for dynamic reconfiguration of configurable elements, system and process
US6717436B2 (en) Reconfigurable gate array
US7028107B2 (en) Process for automatic dynamic reloading of data flow processors (DFPS) and units with two- or three- dimensional programmable cell architectures (FPGAS, DPGAS, and the like)
US4745544A (en) Master/slave sequencing processor with forced I/O
KR940002339B1 (en) Programmable controller
KR970703560A (en) APPLICATION SPECIFIC PROCESSOR AND DESIGN METHOD FOR SAME
US6675289B1 (en) System and method for executing hybridized code on a dynamically configurable hardware environment
US7945718B2 (en) Microcontroller waveform generation
US6055620A (en) Apparatus and method for system control using a self-timed asynchronous control structure
US4398247A (en) Control device for directing execution of forced operations in a data processing system
US20090019268A1 (en) Processor
JP3129397B2 (en) Emulation device for microcomputer
US6216232B1 (en) Data processing system and method capable of halting supply of clock signal without delay
US6295562B1 (en) System and method for programming a hardware device
JP2501611B2 (en) Micro control system
JPS61282946A (en) Programmable controller
US20040230319A1 (en) Microcontroller device for complex processing procedures and corresponding interrupt management process
JPH03211628A (en) Interruption control method
JPH08305547A (en) Computer employing pld, compiler and operating system
JPS6227852A (en) Interface system
US20050131980A1 (en) Logical calculation architecture comprising multiple configuration modes
JPH01300321A (en) Information processor
JPH04278616A (en) Initialization system for data input/output device
JPH07234858A (en) Processor with communication function