Процессорный элемент, содержащий пять мультиплексоров, четыре регистра, оперативное запоминающее и арифметико-логическое устройство, причем первая группа входов первого и второго мультиплексоров, а также первая, вторая, третья и четвертая группы входов третьего и четвертого мультиплексоров соединены с входной информационной шиной процессорного элемента, вторая группа входов первого и второго мультиплексоров, пятая группа входов третьего и четвертого мультиплексоров, а также первая группа входов пятого мультиплексора соединены с управляющей шиной процессорного элемента, выходы первого, второго, третьего и четвертого мультиплексоров подключены ко входам соответственно первого, второго, третьего и четвертого регистров, выходы первого и второго регистров соединены с третьей группой входов соответственно первого и второго мультиплексоров и выходной информационной шиной процессорного элемента, выходы третьего и четвертого регистров подключены к шестой и седьмой группам входов третьего и четвертого мультиплексоров, выходной информационной шине и первой и второй группам входов арифметико-логического устройства, выходы суммы которого соединены со второй группой входов пятого мультиплексора, при этом выходы оперативного запоминающего устройства соединены с четвертой группой входов первого и второго мультиплексоров и восьмой группой входов третьего и четвертого мультиплексоров, а первая группа входов оперативного запоминающего устройства подключена к адресной шине процессорного элемента, отличающийся тем, что в него введены шестой и седьмой мультиплексоры, пятый и шестой регистры, первый и второй элементы И, а также первый и второй элементы НЕ, причем выходы первого и второго регистров соединены соответственно с первой и второй группой входов шестого мультиплексора, управляющий вход которого подключен к управляющей шине, а выходы - соединены с третьей группой входов пятого мультиплексора, выходы которого соединены со второй группой входов оперативного запоминающего устройства, при этом первый и второй входы первого элемента И и первый вход второго элемента И подключены к управляющей шине процессорного элемента, выход первого элемента И соединен с первым входом пятого регистра, второй вход которого соединен с выходом переноса/заема арифметико-логического устройства, а выход - с первыми входами пятого и седьмого мультиплексоров и арифметико-логического устройства, выход седьмого мультиплексора подключен к первому входу шестого регистра, выход которого через первый элемент НЕ соединен со вторым входом второго элемента И, выход которого подключен к управляющему входу оперативного запоминающего устройства, кроме того, вторые входы арифметико-логического устройства, шестого регистра и седьмого мультиплексора соединены с управляющей шиной процессорного элемента, третий вход седьмого мультиплексора соединен с соответствующим выходом оперативного запоминающего устройства, причем первая тактовая шина соединена с тактовыми входами первого, второго, третьего и четвертого регистров и через второй элемент НЕ - с тактовыми входами пятого и шестого регистров, а тактовый вход оперативного запоминающего устройства подключен ко второй тактовой шине, при этом логические выходы арифметико-логического устройства соединены с четвертой группой входов пятого мультиплексора.