RU95114620A - Адаптивная дискретная система - Google Patents

Адаптивная дискретная система

Info

Publication number
RU95114620A
RU95114620A RU95114620/09A RU95114620A RU95114620A RU 95114620 A RU95114620 A RU 95114620A RU 95114620/09 A RU95114620/09 A RU 95114620/09A RU 95114620 A RU95114620 A RU 95114620A RU 95114620 A RU95114620 A RU 95114620A
Authority
RU
Russia
Prior art keywords
input
output
multiplier
unit
adder
Prior art date
Application number
RU95114620/09A
Other languages
English (en)
Inventor
Г.И. Ковальчук
Original Assignee
Серпуховское высшее военное командно-инженерное училище ракетных войск им. Ленинского комсомола
Filing date
Publication date
Application filed by Серпуховское высшее военное командно-инженерное училище ракетных войск им. Ленинского комсомола filed Critical Серпуховское высшее военное командно-инженерное училище ракетных войск им. Ленинского комсомола
Publication of RU95114620A publication Critical patent/RU95114620A/ru

Links

Claims (1)

  1. Адаптивная дискретная система, содержащая пять ключей, восемь усилителей, шесть сумматоров, семь умножителей, семь блоков памяти, одиннадцать блоков сравнения, четыре блока деления, один блок кубической степени, выход первого блока памяти подключен к входу объекта управления, а вход - к выходу первого сумматора и выходу второго блока памяти, соединенному выходом с первым входом первого сумматора и входом третьего блока памяти, вход и выход третьего блока памяти подключены соответственно к первому и второму входам первого блока сравнения, соединенного выходом с первым входом первого блока деления, а второй вход этого блока деления соединен с выходом второго блока сравнения, первый и второй входы которого подключены соответственно к входу и выходу четвертого блока памяти, выход первого блока деления подключен к первому входу первого умножителя, соединенного выходом с вторым входом первого сумматора, второй вход первого умножителя соединен с выходом второго сумматора, первый вход которого подключен к выходу второго умножителя, первый вход этого умножителя соединен с выходом третьего сумматора, а второй вход второго множителя - с выходом второго блока деления, выход третьего блока сравнения подключен к входу первого ключа, а его вход - к выходу объекта управления, отличающаяся тем, что выход третьего блока сравнения подключен к входу второго основного ключа, а выход этого ключа - к первому входу третьего умножителя и входу пятого блока памяти, соединенного выходом с первым входом четвертого умножителя, выходы третьего и четвертого умножителей подключены соответственно к первому и второму входам третьего сумматора, в последовательно включенных шестом, седьмом и восьмом блоках памяти на четверть периода дискретности вход шестого блока памяти соединен с первым входом четвертого сумматора и с выходом первого ключа, а выход этого блока памяти параллельно подключен к первым входам четвертого блока сравнения, пятого сумматора и пятого умножителя, выход седьмого блока памяти соединен с вторыми входами четвертого блока сравнения и четвертого сумматора, выход восьмого блока памяти подключен к второму входу пятого сумматора, выходы четвертого и пятого сумматоров соединены соответственно с первым и вторым входами пятого блока сравнения, соединенного выходом с первым входом третьего блока деления, второй вход этого блока деления соединен с выходом четвертого блока сравнения, выход третьего блока деления непосредственно подключен к второму входу пятого умножителя и через первый усилитель - параллельно к входу первого из двух последовательно включенных первого и второго квадраторов, к первому входу шестого блока сравнения и через последовательно соединенные второй усилитель, седьмой блок сравнения по первому входу, третий усилитель, восьмой блок сравнения по первому входу и четвертый усилитель - к первому входу шестого умножителя, выходы четвертого сумматора и пятого умножителя соединены соответственно с первым и вторым входами девятого блока сравнения, соединенного выходом с первым входом четвертого блока деления, выход шестого блока сравнения подключен к второму входу четвертого блока деления, соединенного выходом с вторым входом шестого умножителя, выход которого соединен с входом четвертого блока памяти и первым входом седьмого умножителя, выход первого квадратора подключен к входу второго квадратора, выход и вход которого подключены соответственно к первому и второму входам десятого блока сравнения, а выход этого блока сравнения через пятый усилитель соединен с первыми входами шестого сумматора и второго блока деления, второй вход этого блока деления подключен к выходу восьмого блока сравнения, выход шестого сумматора параллельно соединен с первыми входами седьмого сумматора и восьмого умножителя и вторым входом седьмого блока сравнения, выход седьмого сумматора подключен к первому входу пятого блока деления, выход которого через два последовательно соединенные по первым входам одиннадцатый и двенадцатый блоки сравнения подключен к второму входу восьмого умножителя, соединенного выходом с первым входом восьмого сумматора, выход которого подключен к второму входу третьего умножителя, выход одиннадцатого блока сравнения соединен с вторым входом четвертого умножителя, а выход двенадцатого блока сравнения соединен с вторым входом седьмого умножителя, соединенного выходом с вторым входом второго сумматора.
RU95114620/09A 1995-08-11 Адаптивная дискретная система RU95114620A (ru)

Publications (1)

Publication Number Publication Date
RU95114620A true RU95114620A (ru) 1997-08-27

Family

ID=

Similar Documents

Publication Publication Date Title
US4344151A (en) ROM-Based complex multiplier useful for FFT butterfly arithmetic unit
WO2001063398A3 (en) Digital signal processor with coupled multiply-accumulate units
DK0908008T3 (da) Effektiv flerkanlasfiltrering til CDMA modemer
GB2197766A (en) Two-dimensional finite impulse response filter arrangements
CA2051608A1 (en) Digital filter and multi-channel decimator
EP0372350A3 (en) Programmable digital filter
GB9924310D0 (en) Neural network component
RU95114620A (ru) Адаптивная дискретная система
Datta et al. FPGA Implementation of Symmetric Systolic FIR Filter using Multi-channel Technique
Gustafsson et al. Design of linear-phase FIR filters combining subexpression sharing with MILP
Strandberg et al. Efficient realizations of squaring circuit and reciprocal used in adaptive sample rate notch filters
RU2000115349A (ru) Адаптивная система управления для объектов с запаздыванием нейтрального типа
RU95114216A (ru) Адаптивная антенная решетка
RU95120735A (ru) Цифровой трансверсальный фильтр
RU96105750A (ru) Адаптивная система управления
RU96107534A (ru) Анализатор частотно-временного распределения мощности
RU97105956A (ru) Вычислитель ранговой статистики
RU96118399A (ru) Следящая система
SU1764050A1 (ru) Сумматор по модулю три
Yuk-Hee et al. Novel formulation and realisation of discrete cosine transform using distributed arithmetic
RU1838817C (ru) Суммирующее устройство
RU97105958A (ru) Вычислитель ранговой статистики
JPH043689B2 (ru)
RU2002109113A (ru) Робастная система управления
RU95121789A (ru) Цифровой адаптивный нелинейный преобразователь сигналов