Claims (1)
\ 1 Изобретение относится к вычислительной технике и предназначено для создания высокоскоростных систем обработки больших потоков данных в реальном режиме времени. Целью изобретения является повышение быстродействия процессора за счет одновременного выполнения нескольких программ и повышение скорости обмена с внешней оперативной памятью и внешними устройствами. Указанная цель достигается тем, что в известное устройство введены блок начальной загрузки, регистр-счетчик адреса и N арифметико-логических устройств на однородной вычислительной структуре, которые вместе с первым арифметико-логическим устройством на однородной вычислительной структуре объединены в матрицу арифметико-логических устройств на однородной вычислительной структуре, причем каждое арифметико-логичекое устройство на однородной вычислительной структуре матрицы арифметико-логических устройств на однородной вычислительной структуре связано входами и выходами с соседними арифметико-логичекими устройствами на однородной вычислительной структуре или с соответствующими входами и выходами матрицы арифметико-логичеких устройств на однородной вычислительной структуре, при этом выход каждого разряда первого регистра через первый управляющий вход матрицы арифметико-логических устройств на однородной вычислительной структуре соединен с первым управляющим входом соответствующего арифметико-логического устройства на однородной вычислительной структуре соединен с первым управляющим входом соответствующего арифметико-логического устройства на однородной вычислительной структуре, вторые управляющие входы которых через второй управляющий вход матрицы арифметико-логичеких устройств на однородной вычислительной структуре соединены с выходами соответствующих разрядов второго регистра, а первый из выходов матрицы арифметико-логичеких устройств на однородной вычислительной структуре соединен с первым входом блока управления, второй выход соединен с первым входом второго регистра, третий выход соединен с первым входом регистра-счетчика адреса, четвертый выход соединен с вторым входом оперативного запоминающего устройства, а пятый выход соединен с вторым входом блока управления, третий вход которого соединен с выходом блока начальной загрузки, первый выход связан с вторым входом второго регистра, второй выход связан с вторым входом первого регистра, третий выход связан с третьим входом оперативного запоминающего устройства, четвертый выход связан с первым входом постоянного запоминающего устройства команд, а пятый выход с вторым входом регистра-счетчика адреса, выход которого связан с четвертым входом оперативного запоминающего устройства и с вторым входом постоянного запоминающего устройства команд, выход которого связан с первым входом первого регистра, третий вход которого связан с шестым выходом блока управления, с третьим входом второго регистра и с третьим входом регистра-счетчика адреса. 5 ил.\ 1 The invention relates to computer technology and is intended to create high-speed systems for processing large data streams in real time. The aim of the invention is to increase processor speed due to the simultaneous execution of several programs and increase the speed of exchange with external RAM and external devices. This goal is achieved by the fact that a bootstrap unit, an address register counter and N arithmetic-logic devices on a homogeneous computing structure are introduced into the known device, which together with the first arithmetic-logical device on a homogeneous computing structure are combined into a matrix of arithmetic-logical devices on a homogeneous computational structure, and each arithmetic-logical device on a homogeneous computational structure of the matrix of arithmetic-logical devices on a homogeneous computing th structure is connected by inputs and outputs with adjacent arithmetic-logic devices on a homogeneous computing structure or with corresponding inputs and outputs of a matrix of arithmetic-logical devices on a homogeneous computing structure, while the output of each bit of the first register through the first control input of the matrix of arithmetic-logical devices on a homogeneous computing structure is connected to the first control input of the corresponding arithmetic-logic device on a homogeneous computing structure connected to the first control input of the corresponding arithmetic-logic device on a homogeneous computing structure, the second control inputs of which are connected through the second control input of the matrix of arithmetic-logic devices to the outputs of the corresponding bits of the second register, and the first of the outputs of the matrix of arithmetic-logical devices to homogeneous computing structure is connected to the first input of the control unit, the second output is connected to the first input of the second register, the first output is connected to the first input of the address counter register, the fourth output is connected to the second input of random access memory, and the fifth output is connected to the second input of the control unit, the third input of which is connected to the output of the boot block, the first output is connected to the second input of the second register, the second output is connected to the second input of the first register, the third output is connected to the third input of random access memory, the fourth output is connected to the first input of read-only memory of the commands, and the fifth to the output with the second input of the address counter-register, the output of which is connected to the fourth input of the random access memory and the second input of the read-only memory of the commands, the output of which is connected to the first input of the first register, the third input of which is connected to the sixth output of the control unit, with the third input of the second register and with the third input of the register counter address. 5 ill.