RU7521U1

RU7521U1 - DEVICE FOR CONTROL OF INTERRUPTION OF PROGRAMS

Info

Publication number: RU7521U1
Application number: RU96118212/20U
Authority: RU
Inventors: Ф.Р. Кушнеров; В.У. Плюснин
Original assignee: АОЗТ "Реско"
Priority date: 1996-09-12
Filing date: 1996-09-12
Publication date: 1998-08-16

Abstract

Устройство для управления прерыванием программ, содержащее шифратор, счетчик, память, блок управления и синхронизации, вход которого соединен со входом шифратора, отличающееся тем, что в него введены индексная арифметика, селектор, блок приоритетов и адаптер шины, при этом вход устройства соединен со входом блока приоритетов и первым разрядным входом селектора, а выход блока приоритетов подсоединен к шифратору и первому входу блока управления и синхронизации, второй вход которого соединен с выходом устройства, предназначенным для подключения к шине, первый выход блока управления и синхронизации подключен ко входу управления счетчика, разрядный выход которого подключен ко второму разрядному входу селектора, третий разрядный вход которого подсоединен к выходу устройства, второй выход блока управления и синхронизации подсоединен ко входу управления селектора, а третий - ко входу управления индексной арифметики, первый разрядный вход которой соединен с выходом шифратора, а второй - одновременно с разрядным выходом памяти и входом адаптера шины, выход которого соединен с выходом устройства, четвертый выход блока управления и синхронизации соединен со входом управления памяти, адресный вход которой соединен с выходом индексной арифметики, а разрядный вход - с выходом селектора, пятый выход блока синхронизации и управления соединен со входом управления адаптера шины.A device for controlling interruption of programs, comprising an encoder, a counter, a memory, a control and synchronization unit, the input of which is connected to the input of the encoder, characterized in that index arithmetic, a selector, a priority block, and a bus adapter are inserted into it, while the device input is connected to the input priority block and the first bit input of the selector, and the output of the priority block is connected to the encoder and the first input of the control and synchronization block, the second input of which is connected to the output of the device intended for connection to the bus, the first output of the control and synchronization unit is connected to the control input of the counter, the bit output of which is connected to the second bit input of the selector, the third bit input of which is connected to the output of the device, the second output of the control and synchronization unit is connected to the selector control input, and the third to the control input of index arithmetic, the first bit input of which is connected to the output of the encoder, and the second simultaneously with the bit output of the memory and the input of the bus adapter, the output of which is connected to Exit device, the fourth output of the control unit and connected to the synchronization memory control input, the address input of which is connected to the output index arithmetic, and bit input - with the output of the selector, the fifth output control and synchronization unit connected to the input control bus adapter.

Description

УСТРОЙСТВО для УПРАВЛЕНИЯ ПРЕРЫВАНИЕМ INTERRUPT CONTROL DEVICE

Полезная модель относится к области вычислительной техники и предназначено для использования в вычислительных системах, работающих в реальном масштабе времени. Оно может быть применено в компьютерах, выполненных на основе шинной структуры, HanpiMep, компьютерах PC AT любых моделей для обработки потоков запросов с многословной информацией.The utility model relates to the field of computer technology and is intended for use in computer systems operating in real time. It can be used in computers made on the basis of the bus structure, HanpiMep, PC AT computers of any models for processing request flows with verbose information.

Известно устройство для управления прерыванием программ по динамически изменяемому приоритету С1, используемое в системе управления физическими объектами.A device for controlling the interruption of programs by dynamically changing priority C1, used in the control system of physical objects.

Наиболее близким к данному решению по технической супщости и достигаемому эффекту является устройство С2, которое содержит шифратор, счетчик адресов, память и память очереди адресов программ, блок управления и синхронизации, регистр адреса команды, причем входы шифратора и блока управления и синхронизации соединены с соответствуюшщи входами запроса устройства, выход шифратора подключен к адресному входу памяти, вход управления которой соединен с первым выходом блока управления и синхронизации, выход памяти соединен со входом памяти очереди адресов программ, адресные вход и выход которой подключены соответственно к выходу счетчика адресов и через регистр адреса команды к выходу устройства, а вход сброса и счетный вход счетчика адреса соединены соответственно со вторым и третьим выходом блока управления и синхронизации. ПРОГРАШClosest to this solution in terms of technical flexibility and the achieved effect is device C2, which contains an encoder, an address counter, a memory and a memory of the program address queue, a control and synchronization unit, a command address register, and the inputs of the encoder and the control and synchronization unit are connected to the corresponding inputs device request, the encoder output is connected to the address input of the memory, the control input of which is connected to the first output of the control and synchronization unit, the memory output is connected to the memory input in front of program addresses, the address input and output of which are connected respectively to the output of the address counter and through the address register of the command to the output of the device, and the reset input and counting input of the address counter are connected respectively to the second and third output of the control and synchronization unit. PROGRESS

Блок управления и синхронизации содержит первый и второй элементы ИЖ, элемент И, элемент задержки, узел синхронизации, формирователь сигнала анализа приоритетов, причем вход первого элемента И соединен со входом элемента задержки и является входом блока управления и синхронизации, выход первого элемента ИЖ соединен с первым входом узла синхронизации и первым входом элемента И, соединенного выходом с первым входом второго элемента ИЖ, выход которого является первым выходом блор управления и синхронизации, вторые входы элемента И и второго элемента ИЖ подключены соответственно к первому и второму выходам узла синхронизации, второй вход которого с первым выходом формирователя сигнала анализа приоритетов, вход которого подключен к выходу элемента задержки, второй выход формирователя сигнала анализа приоритетов и третий выход узла синхронизации являются соответственно -ым и 3-им выходами блока управления и синхронизации.The control and synchronization unit contains the first and second IL elements, the AND element, the delay element, the synchronization unit, the driver of the priority analysis signal, the input of the first And element connected to the input of the delay element and is the input of the control and synchronization unit, the output of the first IL element is connected to the first the input of the synchronization node and the first input of the AND element, connected by the output to the first input of the second IL element, the output of which is the first output of the control and synchronization block, the second inputs of the And element, and the second about the IL element are connected respectively to the first and second outputs of the synchronization node, the second input of which with the first output of the priority analysis signal generator, the input of which is connected to the output of the delay element, the second output of the priority analysis signal generator and the third output of the synchronization node are respectively them the outputs of the control unit and synchronization.

Однако, это устройство не позволяет обработку запросов с многословной информацией, что не позволяет применять его в ряде систем управления.However, this device does not allow processing requests with verbose information, which does not allow its use in a number of control systems.

Целью полезной модели является расширение функциональных возможностей устройства и сфер применения PC.The purpose of the utility model is to expand the functionality of the device and the scope of the PC.

Поставленная цель достигается тем, что устройство содержит шифратор, счетчик, , блок управления и синхронизации, вход которого соединен со входом шифратора, кроме того в него введены индексная арифметика, селектор, блок приоритетов и адаптер шины, при этом вход устройства соединен со входом блока приоритетов и первым разрядным входом селектора, а выход блока приоритетов подсоединен к шифратору и первому входу блока управления и синхронизации, второй вход которого соединен с выходом устройства, предназначенньм для подключения к шине, первый выход блока управления и синхронизации подключен ко входу управления счетчика, разрядный выход которого подключен ко второму разрядному входу селектора, третий разрядный вход которого подсоединен к выходу устройства, второй выход блока управления и синхронизации подсоединен ко входу управления селектора, а третий ко входу управления индексной арифметики первый разрядный вход которой соединен с выходом шифратора, а второй одновременно с разрядным выходом памяти и входом адаптера шины, выход которого соединен с выходом устройства, четвертый выход блока управления и синхронизации соединен со входом управления памяти, адресный вход которой соединен с выходом индексной арифметики, а разрядный вход с выходом селектора, пятый выход блока синхронизации и управления соединен со входом управления адаптера шины.This goal is achieved by the fact that the device contains an encoder, counter,, a control and synchronization unit, the input of which is connected to the input of the encoder, in addition, index arithmetic, a selector, a priority block and a bus adapter are introduced into it, while the device input is connected to the input of the priority block and the first bit input of the selector, and the output of the priority block is connected to the encoder and the first input of the control and synchronization unit, the second input of which is connected to the output of the device, designed to connect to the bus, the first the output of the control and synchronization unit is connected to the control input of the counter, the discharge output of which is connected to the second bit input of the selector, the third bit input of which is connected to the output of the device, the second output of the control and synchronization unit is connected to the control input of the selector, and the third to the control input of index arithmetic the first bit input of which is connected to the output of the encoder, and the second simultaneously with the bit output of the memory and the input of the bus adapter, the output of which is connected to the output of the device, h the fourth output of the control and synchronization unit is connected to the memory control input, the address input of which is connected to the output of the index arithmetic, and the bit input with the selector output, the fifth output of the synchronization and control unit is connected to the control input of the bus adapter.

На фиг,1 представлена схема функциональная устройства.In Fig. 1 is a functional device diagram.

На фиг.Е - алгоритм функционирования устройства.In Fig. E is an algorithm for the operation of the device.

Устройство содержит вход информации от абонентов 1, блок 2 приоритетов снятия входной информации, блок 3 управления и синхронизации, счетчик 4, шифратор 5, индексную арифметику 6, селектор 7, память 8, адаптер шины 9, выход устройства 10 для подсоединения к шине компьютера.The device contains input of information from subscribers 1, priority input block 2, control and synchronization block 3, counter 4, encoder 5, index arithmetic 6, selector 7, memory 8, bus adapter 9, device output 10 for connecting to the computer bus.

При этом блок приоритета 2 и адаптер шины 9 являются стандартными узлами, выполненными на интегральных схемах (например, 533ИВ2,/(/ 5 $Ш9«У соответственно), а блок 3 управления и синхронизации функционирует в соответствии с алгоритмом, представленным на фиг.2, вырабатывая сигналы стробирования приемов и выдачи информации, сброса и декриментации счетчика, а также сложения операн/ /////In this case, priority block 2 and bus adapter 9 are standard nodes made on integrated circuits (for example, 533IV2, / (/ 5 $ Ш9 "У, respectively), and control and synchronization block 3 operates in accordance with the algorithm presented in Fig. 2 , generating signals for gating receptions and the issuance of information, resetting and decrementing the counter, as well as adding operand / /////

доБ индексной арифметики в последовательности, указанной в алгоритме .DB index arithmetic in the sequence specified in the algorithm.

1.Патент США N 0549408 кл 5G06F15/20.1.U.S. Patent No. 0549408 CL 5G06F15 / 20.

2.Авторское свидетельство СССР N 717769.2. The author's certificate of the USSR N 717769.

3.Н.Джейсуол.Очереди с приоритетами.- М.: Мир,1973,стр.S1S,3.N. Jaysuol. Queues with priorities.- M .: Mir, 1973, p. S1S,

Claims

A device for controlling interruption of programs, comprising an encoder, a counter, a memory, a control and synchronization unit, the input of which is connected to the input of the encoder, characterized in that index arithmetic, a selector, a priority block, and a bus adapter are inserted into it, while the device input is connected to the input priority block and the first bit input of the selector, and the output of the priority block is connected to the encoder and the first input of the control and synchronization block, the second input of which is connected to the output of the device intended for connection to the bus, the first output of the control and synchronization unit is connected to the control input of the counter, the bit output of which is connected to the second bit input of the selector, the third bit input of which is connected to the output of the device, the second output of the control and synchronization unit is connected to the selector control input, and the third to the control input of index arithmetic, the first bit input of which is connected to the output of the encoder, and the second simultaneously with the bit output of the memory and the input of the bus adapter, the output of which is connected to Exit device, the fourth output of the control unit and connected to the synchronization memory control input, the address input of which is connected to the output index arithmetic, and bit input - with the output of the selector, the fifth output control and synchronization unit connected to the input control bus adapter.