RU2815827C1

RU2815827C1 - Генератор псевдослучайных чисел

Info

Publication number: RU2815827C1
Application number: RU2023115080A
Authority: RU
Inventors: Дмитрий Викторович Беневоленский; Александр Владимирович Лебедев; Андрей Дмитриевич Панин; Вячеслав Викторович Теленков
Original assignee: Общество с ограниченной ответственностью "НМ-ТЕХ"
Filing date: 2023-06-08
Publication date: 2024-03-22

Abstract

Изобретение относится к вычислительной технике. Технический результат заключается в сокращении аппаратурных затрат и повышении эффективности по информационной энтропии. Генератор псевдослучайных чисел состоит из рекурсивного полиномного блока, интегратора, блока сравнения и дифференциатора, причем первый и второй выходы рекурсивного полиномного блока соединены с первым и вторым входами интегратора, выход которого подключен ко входу дифференциатора, блока сравнения и является первым выходом устройства, а выход дифференциатора является вторым выходом устройства. 1 з.п. ф-лы, 4 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для параллельной реализации систем многозначных функций алгебры логики (МФАЛ) в средствах криптографической защиты информации.

Описание аналогов

Известно устройство получения псевдослучайных последовательностей, элементы которых принадлежат алфавиту из q символов (q - простое число или степень простого числа), основанные на применении переключательных схем специального вида, называемых линейными рекуррентными регистрами сдвига с обратной связью (ЛРРС) [MacWilliams F., Sloane N. Pseudo-random sequences and arrays, Proc. IEEE, 64, pp. 1715-1729, 1976; LidI R., Niederreiter H. Introduction to finite fields and their applications, Cambridge: Cambridge Univ. Press, 1987]. Построение ЛРРС над GF(q) (далее q-ЛРРС) осуществляется по заданному многочлену:

Р(z)= z^r⊕p_r-1z^r-1⊕p_r-2z^r-2⊕…⊕p₀(mod q),

Недостатком аналога является высокие аппаратурные затраты.

Наиболее близким по сущности технического решения заявленному устройству является вычислительное устройство по патенту РФ на изобретение №2762209, вычислительное устройство, включающее в себя блоки памяти, предназначенные для хранения коэффициентов полиномов избыточной числовой нормальной формы, входы которых являются входами устройства, к которым подключена шина подачи булевых переменных, выходы которых соединены с входами многоместных сумматоров, выходы которых соединены с информационными входами многоканальных мультиплексоров. Недостатком данного устройства является значительные аппаратурные затраты, в том числе блоков памяти.

Техническим результатом изобретения является сокращение аппаратурных затрат и повышение эффективности по информационной энтропии. В частности, проверка устройства осуществлялась по вычислению минимальной информационной энтропии исходной последовательности длиной 1000000 значений в соответствие с NIST SP 800-90 В. Был использован оценщик MCV (Most Common Value). Данный способ оценки дал результат минимальной информационной энтропии равный 0.996, что является крайне высоким значением, так как идеальная энтропия (полное отсутствие информации) равна единице. Также был использован оценщик, использующий цепи Маркова. Данный способ оценки дал результат минимальной информационной энтропии равный 0.989. Что является также крайне высоким показателем. Данные проверки указывают на очень высокую эффективность устройства.

Указанный технический результат обеспечивается за счет того, что устройство, включающее полином с коэффициентами (прототип), отличающееся тем, что полиномный блок 1 представляет собой рекурсивный без коэффициентов, а также интегратор 2, блок сравнения 3 и дифференциатор 4, выходы 5 и 6 блока 1 соединены со входами 7 и 8 интегратора 2 соответственно, выход 9 которого подключен ко входу 10 блока сравнения 3, выход 11 которого является выходом 12 устройства. Выход 9 интегратора соединен со входом 13 дифференциатора 4, выход 14 которого является вторым выходом 15 устройства.

На рис. 1 - показана структурная схема заявленного генератора случайных чисел.

На рис. 2 - представлена функциональная схема рекурсивного полиномного блока.

На рис. 3 - битовая последовательность на выходе 12.

На рис. 4 - многоразрядная последовательность на выходе 15.

Рекурсивный полиномный блок по рис. 2 включает в себя элементы задержки 16, 17, 18, 19 и 20. Логические элементы - исключающие ИЛИ - 21, 22 и 23, инверторы 24 и 25, два выхода - 26 и 27. Выход 28 элемента задержки 16 соединен со входом 29 элемента задержки 17 и со входом 30 исключающего ИЛИ 22, а выход 31 элемента задержки 17 подключен ко входу 32 исключающего ИЛИ 21, второй вход 33 которого соединен со входом 34 элемента задержки 19 и входом 35 исключающего ИЛИ 23. Выход 36 элемента задержки 18 подключен ко 37 инвертора 25, выход 37 которого со входом 39 исключающего ИЛИ 23 является выходом 27 (выход 6 на рисунке 1) блока 1. Выход 40 исключающего ИЛИ 21 соединен со входом 41 элемента задержки 18, вход 42 элемента задержки 19 подключен к выходу 43 исключающего ИЛИ 22 и является выходом 26 (выход 5 на рисунке 1) блока 1, а выход 44 исключающего ИЛИ 23 соединен со входом 45 инвертора 24, выход 46 которого подключен ко входу 47 элемента задержки 20, выход 48 которого соединен со входом 49 элемента задержки 16 и входом 50 исключающего ИЛИ 22.

Устройство работает следующим образом. Рекурсивный полиномный блок 1 формирует некую последовательность битовых сигналов. С выхода 28 элемента задержки 16 в начальный момент на вход 29 элемента задержки 17 поступает сигнал инициации, который далее поступает на вход 30 исключающего ИЛИ 22 и через время задержки (цифровой сигнал сдвига на определенное число периодов тактового сигнала) на вход 32 исключающего ИЛИ 21, на второй вход 33 которого также через элемент задержки 19 поступает сигнал. При этом через исключающее ИЛИ 23, инвертор 24 и элемент задержки 20 замыкается первая обратная связь на входе 49 элемента задержки 16. Вторая обратная связь замыкается через исключающее ИЛИ 21, элемент задержки 18, инвертор 25 на вход 39 исключающего ИЛИ 23. Две битовые последовательности с выхода 27 (выход 6 на рисунке 1 блока 1) и выхода 26 (выход 5 на рисунке 1 блока 1) поступают на интегратор 2 (рисунок 1). В частности, интеграторов может быть несколько, включенных последовательно. С выхода 9 интегратора 2 сигнал поступает на блок сравнения 3 (вход 10). Блок сравнения 3 обеспечивает последовательность битовую на первый выход 12 (величина константы сравнения определяется в зависимости от требований заказчика). С выхода 9 интегратора 2 сигнал также поступает на вход 13 дифференциатора 4, на выходе которого 14 формируется многоразрядное слово, поступающее на выход 15 устройства. Разрядность выходного слова зависит от числа интеграторов и дифференциаторов в блоках 2 и 4 соответственно. На рисунках 3 и 4 представлены битовые и многоразрядные последовательности генератора случайных чисел при моделировании.

Claims

1. Генератор псевдослучайных чисел, состоящий из рекурсивного полиномного блока, интегратора, блока сравнения и дифференциатора, причем первый и второй выходы рекурсивного полиномного блока соединены с первым и вторым входами интегратора, выход которого подключен ко входу дифференциатора, блока сравнения и является первым выходом устройства, а выход дифференциатора является вторым выходом устройства.

2. Генератор псевдослучайных чисел по п. 1, отличающийся тем, что рекурсивный полиномный блок включает в себя элементы задержки, логические элементы исключающее ИЛИ и инверторы, при этом выход первого элемента задержки соединен со входом второго элемента задержки и первым входом первого исключающего ИЛИ, выход которого подключен ко входу третьего элемента задержки и первому выходу рекурсивного полиномного блока, а выход третьего элемента задержки соединен с первым входом второго исключающего ИЛИ и первым входом третьего исключающего ИЛИ, выход второго исключающего ИЛИ подключен ко входу четвертого элемента задержки, выход которого соединен со входом первого инвертора, выход которого подключен ко второму входу третьего исключающего ИЛИ и является вторым выходом рекурсивного полиномного блока, выход третьего исключающего ИЛИ подключен ко входу второго инвертора, выход которого соединен со входом пятого элемента задержки, выход которого подключен ко входу первого элемента задержки.