RU2791441C1 - Modulo accumulator - Google Patents

Abstract

FIELD: computer engineering.

SUBSTANCE: invention relates to computer engineering and can be used in digital computing devices, as well as in digital signal processing devices, in cryptographic applications and in control systems. The device contains an n-bit adder, n single-bit adders, an (n+1)-bit adder, a multiplexer and a parallel register. The technical result of the invention is achieved due to the fact that the calculation of (A _i +Q _{i -1}) and (A _i +Q _{i -1})-P is carried out in parallel, in contrast to the prototype device, where these operations are performed sequentially.

EFFECT: increasing the speed of the device.

1 cl, 1 dwg

Description

SUBSTANCE: invention relates to computer engineering and can be used in digital computing devices, as well as in digital signal processing devices, in cryptographic applications and in control systems.

Known accumulator (Tarabrin B.V. Handbook of integrated circuits / B.V. Tarabrin, S.V. Yakubovsky, N.A. Barkanov and others; edited by B.V. Tarabrin - 2nd ed., revised and supplemented - M.: Energy, 1981, Fig. 5-250, p. 741), containing 3 adders and 3 registers.

The disadvantage of this adder is the limited functionality, namely the absence of modulo summation.

The closest in technical essence to the claimed invention is a modulo accumulating adder containing n -bit and ( n +1)-bit adders, a multiplexer and a register (Patent RU 2500017 C1. Modulo accumulating adder. Published on November 27, 2013. Bull. No. 33).

The disadvantage of this device is the low performance caused by the sequential calculation of sums in n -bit and ( n +1)-bit adders.

The technical result of the invention is to improve performance. To achieve a technical result in a modulo accumulating adder containing an n -bit adder, ( n +1)-bit adder, a multiplexer, a parallel register, the first and second information inputs of the device, the clock input of the device, the reset input of the device, the information output of the device, and the first information inputs of the device are connected to the second information inputs of the n -bit adder, to the transfer input of which a logical zero signal is applied, the first information inputs of which are connected to the information outputs of the parallel register and to the information outputs of the device, the information outputs are connected to the first information inputs of the multiplexer, to the second the information inputs of which are connected to the lower n bits of the information outputs of the ( n +1)-bit adder, the transfer output of which is connected to the control input of the multiplexer, the information outputs of which are connected to the information inputs of the parallel register, the clock input the od of which is connected to the clock input of the device, and the reset input is connected to the reset input of the device, a logical one signal is applied to the transfer input of the ( n +1)-bit adder, n single-bit adders are additionally introduced, the first information inputs of which are connected to the information output of the device, with corresponding bits of the information outputs of the parallel register and the first information inputs of the n -bit adder, the second information inputs of which are connected to the corresponding bits of the second information inputs of the n -bit adder and the first information input of the device, the transfer inputs are connected to the corresponding bits of the second information inputs of the device, the information outputs are connected with the corresponding n least significant bits of the first information inputs of the ( n +1)-bit adder, and the transfer outputs are connected to the corresponding n least significant bits of the second information inputs of the ( n +1)-bit adder with a shift by one bit in the senior side, the ( n +1)-th bit of the first information inputs and the least significant bit of the second information inputs ( n +1)-bit adder is fed a logical zero signal.

, потактово суммируются с числами Q _{i -1}, записанными в его памяти на предыдущем такте. До начала вычислений память устройства обнулена (Q ₀=0). Результат суммирования A _i +Q _{i -1} приводится по модулю Р следующим образом. Если (A _i +Q _{i -1})<P, то выполняется обычное суммирование (A _i +Q _{i -1}) и эта сумма является результатом Q _i . Если же (A _i +Q _{i -1})≥Р, то из суммы (A _i +Q _{i -1}) вычитается значение Р и результат Q _i является суммой (A _i +Q _{i -1}) mod Р. Полученный результат записывается в память устройства и на следующем такте используется в качестве значения числа Q _{i - 1}. Повышение быстродействия в предлагаемом устройстве достигается за счет того, что вычисление (A _i +Q _{i -1}) и (A _i +Q _{i -1})-P осуществляется параллельно, а не последовательно, как в устройстве прототипе.The essence of the invention lies in the implementation of the following method of cumulative summation of numbersA _i moduloP. Integers arriving at the input of the accumulating adderA _i (i=1, 2, 3,…),

, cycle-by-cycle summed with numbersQ _{i -1}recorded in its memory at the previous measure. Before the start of calculations, the device memory is reset to zero (Q ₀=0). Summation resultA _i +Q _{i -1} given moduloR in the following way. If (A _i +Q _{i -1})<P, then the usual summation is performed (A _i +Q _{i -1}) and this sum is the resultQ _i . If (A _i +Q _{i -1})≥R, then from the sum (A _i +Q _{i -1}) value is subtractedR and resultQ _i is the sum (A _i +Q _{i -1})modR. The result is written to the device memory and is used as the value of the number on the next cycle.Q _{i - 1}. The increase in performance in the proposed device is achieved due to the fact that the calculation (A _i +Q _{i -1}) And (A _i +Q _{i -1})-P carried out in parallel, and not sequentially, as in the prototype device.

, вторые информационные входы устройства 7, на которые подается инверсный код модуля P, тактовый вход устройства 8, на который подаются тактовые импульсы, вход сброса устройства 9, информационные выходы устройства 10, с которых снимается результат Q.In FIG. 1 shows a modulo accumulating adder circuit. The accumulating adder contains an n -bit adder 1, n single-bit adders 2.1 - 2. n , ( n +1)-bit adder 3, a multiplexer 4, a parallel register 5, the first information inputs of the device 6, to which the codes of the summed numbers A _i ( i =1, 2, 3,…),

, the second information inputs of the device 7, to which the inverse code of the module P is applied, the clock input of the device 8, to which clock pulses are applied, the reset input of the device 9, the information outputs of the device 10, from which the result Q is taken.

. Эти входы соединены со вторым входом (В ₁ …B _n ) n-разрядного сумматора 1 и вторыми входами n одноразрядных сумматоров 2.1 — 2.n. На вход переноса P _i сумматора 1 подается нулевой сигнал. На вторые информационные входы 7 устройства подается код модуля Р в инверсном виде, который соединён со входами переносов P _i n одноразрядных сумматоров 2. Вход 9 устройства служит для обнуления устройства перед началом работы. Выход 10 является выходом Q устройства. Выходы регистра 5 (Q ₁ …Q _n ) соединены с выходом 10 устройства, с первыми входами (A ₁ …A _n ) n-разрядного сумматора 1 и первыми входами n одноразрядных сумматоров 2.1 — 2.n. Выходы сумматора 1 (S ₁ …S _n ) соединены с первыми входами (X ₁ …X _n ) мультиплексора 4. Информационные выходы n одноразрядных сумматоров 2.1 — 2.n соединены с первым информационным входом (A ₁ …A _n ) (n+1)-разрядного сумматора 3. Выходы переноса n одноразрядных сумматоров 2.1 — 2.n соединены со вторым информационным входом (В ₂ …B _{n +1}) (n+1)-разрядного сумматора 3 со сдвигом на один разряд в сторону старшего, на самый младший разряд вторых информационных входов (n+1)-разрядного сумматора 3 В ₁ и на его самый старший разряд первых информационных входов A _{n +1} подается сигнал логического нуля. На вход переноса P _i (n+1)-разрядного сумматора 3 подаётся логическая единица. Младшие n информационных выходов (n+1)-разрядного сумматора 3 (S ₁ …S _n ) соединены со вторыми входами (Y ₁ …Y _n ) мультиплексора 4, а выход переноса P _o – с управляющим входом V мультиплексора 4. Выходы мультиплексора 4 (Q ₁ …Q _n ) соединены со входами записи (D ₁ …D _n ) регистра 5.To the first information inputs 6 of the device, sequentially, synchronously with the clock pulses applied to the clock input 8, codes of a sequence of numbers are suppliedA _i (i=1, 2, 3,…),

.These inputs are connected to the second input (IN ₁ …B _n )n-bit adder 1 and second inputsn single-digit adders 2.1 - 2.n. To transfer inputP _i adder 1 is given a zero signal. The module code is supplied to the second information inputs 7 of the deviceR in inverted form, which is connected to the carry inputsP _i n single-digit adders 2. Input 9 of the device serves to reset the device before starting work. Exit 10 is the exitQ devices. Register 5 outputs (Q ₁ …Q _n ) are connected to output 10 of the device, with the first inputs (A ₁ …A _n )n-bit adder 1 and the first inputsn single-digit adders 2.1 - 2.n. Totalizer outputs 1 (S ₁ …S _n ) are connected to the first inputs (X ₁ …X _n ) multiplexer 4. Information outputsn single-digit adders 2.1 - 2.n connected to the first information input (A ₁ …A _n ) (n+1)-digit adder 3. Transfer outputsn single-digit adders 2.1 - 2.n connected to the second information input (IN ₂ …B _{n +1}) (n+1)-bit adder 3 with a shift of one bit towards the senior, to the least significant bit of the second information inputs (n+1)-bit adder 3IN ₁ and to its highest rank of the first information inputsA _{n +1} a logic zero signal is given. To transfer inputP _i (n+1)-bit adder 3 is supplied with a logical unit. Juniorn information outputs (n+1)-bit adder 3 (S ₁ …S _n ) are connected to the second inputs (Y ₁ …Y _n ) of multiplexer 4, and the transfer outputP _o – with control inputV multiplexer 4. Multiplexer 4 outputs (Q ₁ …Q _n ) are connected to the record inputs (D ₁ …D _n ) register 5.

The accumulative adder modulo works as follows (see Fig. 1).

, поступающие далее на вторые информационные входы (В ₁ …B _n ) сумматора 1 и вторые информационные входы B n одноразрядных сумматоров 2.1 — 2.n. На вход переноса P _i n-разрядного сумматора 1 подается нулевой сигнал. Разрядность входных чисел A _i равна n. На первые входы сумматора 1 (A ₁ …A _n ) и n одноразрядных сумматоров 2.1 — 2.n поступает код числа с выхода (Q ₁ …Q _n ) параллельного регистра 5. На первом такте таким числом является «0». С информационного выхода (S ₁ …S _n ) n-разрядного сумматора 1 код суммы поступает на первые входы (X ₁…X _n ) мультиплексора 4. На входы переноса P _i n одноразрядных сумматоров 2.1 — 2.n поступает инверсный код модуля P. Цепь из n одноразрядных сумматоров 2.1 — 2.n и (n+1)-разрядного сумматора 3 выполняет операцию вычитания из кода числа, являющегося суммой чисел, поступающих с первых информационных входов 6 устройства и информационного выхода (Q ₁ …Q _n ) параллельного регистра 5, кода модуля Р, поступающего со входа 7 устройства. В случае, если уменьшаемое число больше или равно Р, на выходах (n+1)-разрядного сумматора 3 (S ₁…S _n ) появится разность чисел, а на выходе переноса P _o (n+1)-разрядного сумматора 3 появится логическая единица, которая поступает на управляющий вход V мультиплексора 4, под воздействием которой на выход мультиплексора 4 будут скоммутированы его вторые информационные входы (Y ₁…Y _n ). Если же уменьшаемое число меньше Р, то на выходе переноса P _o образуется нулевой сигнал и на выходы мультиплексора 4 (Q ₁ …Q _n ) будут скоммутированы его первые информационные входы (Х ₁…Х _n ). Под воздействием тактового импульса код числа с выхода мультиплексора 4 (Q ₁ …Q _n ) записывается в регистр 5. Данное число на следующем такте работы выступает в качестве первого слагаемого A _i в n-разрядном сумматоре 1 и цепи, состоящей из n одноразрядных сумматоров 2.1 — 2.n и (n+1)-разрядного сумматора 3 и результата вычисления Q на данном такте, поступающего на выход 10 устройства. Таким образом, на каждом такте работы в регистре 5 формируется сумма всех поступивших на предыдущих тактах чисел A _i по модулю Р.Before starting work, a pulse is applied to the reset input 9 of the device, which resets the contents of the parallel register 5 to zero. The clock input 8 of the device receives clock pulses that synchronize the operation of the device. With each clock pulse, the first information inputs 6 receive codes of numbersA _i (i=1, 2, 3,…),

, coming further to the second information inputs (IN ₁ …B _n ) adder 1 and second information inputsB nsingle-digit adders 2.1 - 2.n. To transfer inputP _i n-bit adder 1 gives a zero signal. Digits of input numbersA _i is equal ton. To the first inputs of the adder 1 (A ₁ …A _n ) Andn single-digit adders 2.1 - 2.n the number code comes from the output (Q ₁ …Q _n ) parallel register 5. On the first cycle, this number is "0". From the information outlet (S ₁ …S _n )n-bit adder 1, the sum code enters the first inputs (X ₁…X _n ) of the multiplexer 4. To the transfer inputsP _i n single-digit adders 2.1 - 2.n the inverse code of the module arrivesP. Chain ofn single-digit adders 2.1 - 2.n And (n+1)-bit adder 3 performs the operation of subtracting from the code a number that is the sum of the numbers coming from the first information inputs 6 of the device and the information output (Q ₁ …Q _n ) parallel register 5, module codeRcoming from input 7 of the device. If the number to be reduced is greater than or equal toR, at the exits (n+1)-bit adder 3 (S ₁…S _n ) there will be a difference of numbers, and at the output of the transferP _o (n+1)-bit adder 3, a logical unit will appear, which is fed to the control inputV multiplexer 4, under the influence of which the output of multiplexer 4 will be switched its second information inputs (Y ₁…Y _n ). If the number to be reduced is lessR, then at the transfer outputP _o a zero signal is formed and the outputs of the multiplexer 4 (Q ₁ …Q _n ) its first information inputs will be switched (X ₁…X _n ). Under the influence of a clock pulse, the number code from the output of the multiplexer 4 (Q ₁ …Q _n ) is written to register 5. This number on the next cycle of work acts as the first termA _i Vn-bit adder 1 and a circuit consisting ofn single-digit adders 2.1 - 2.n And (n+1)-bit adder 3 and calculation resultQ on this cycle, coming to the output 10 of the device. Thus, at each cycle of work in register 5, the sum of all the numbers received in the previous cycles is formedA _i moduloR.

Increasing the speed of the proposed device is achieved due to the fact that the calculation of ( A _i + Q _{i -1} ) and ( A _i + Q _{i -1} )- P is carried out in parallel, in contrast to the prototype device, where these operations are performed sequentially.

Claims (1)

Accumulative modulo adder containing n -bit adder, ( n +1)-bit adder, multiplexer, parallel register, first and second information inputs of the device, clock input of the device, device reset input, information output of the device, and the first information inputs of the device are connected with the second information inputs of the n -bit adder, the transfer input of which is supplied with a logical zero signal, the first information inputs of which are connected to the information outputs of the parallel register and to the information outputs of the device, the information outputs are connected to the first information inputs of the multiplexer, with the second information inputs of which the lower ones are connected n bits of information outputs ( n +1)-bit adder, the transfer output of which is connected to the control input of the multiplexer, the information outputs of which are connected to the information inputs of the parallel register, the clock input of which is connected to the clock input of the of the device, and the reset input is connected to the reset input of the device, a logical unit signal is applied to the transfer input of the ( n +1)-bit adder, characterized in that it contains n single-digit adders, the first information inputs of which are connected to the information output of the device, with the corresponding bits of the information outputs of the parallel register and the first information inputs of the n -bit adder, the second information inputs of which are connected to the corresponding bits of the second information inputs of the n -bit adder and the first information input of the device, the transfer inputs are connected to the corresponding bits of the second information inputs of the device, the information outputs are connected to by the corresponding n least significant bits of the first information inputs of the ( n + 1)-bit adder, and the transfer outputs are connected to the corresponding n least significant bits of the second information inputs of the ( n + 1)-bit adder with a shift of one bit towards the senior, by ( n + 1)-th bit of the first information inputs and the least significant bit of the second information inputs ( n +1)-bit adder is a logical zero signal.

Images