RU2773907C1 - Operational amplifier based on "inverted" cascode and complementary field transistors - Google Patents

Operational amplifier based on "inverted" cascode and complementary field transistors Download PDF

Info

Publication number
RU2773907C1
RU2773907C1 RU2022102910A RU2022102910A RU2773907C1 RU 2773907 C1 RU2773907 C1 RU 2773907C1 RU 2022102910 A RU2022102910 A RU 2022102910A RU 2022102910 A RU2022102910 A RU 2022102910A RU 2773907 C1 RU2773907 C1 RU 2773907C1
Authority
RU
Russia
Prior art keywords
field
effect transistor
source
output
power supply
Prior art date
Application number
RU2022102910A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Владислав Евгеньевич Чумаков
Анна Витальевна Бугакова
Илья Викторович Пахомов
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Application granted granted Critical
Publication of RU2773907C1 publication Critical patent/RU2773907C1/en

Links

Images

Abstract

FIELD: radio engineering.
SUBSTANCE: invention relates to the field of radio engineering and can be used as a low-noise device for amplifying analog signals in the structure of analog interfaces for various functional purposes, including those operating in a wide range of temperatures and exposure to radiation. In this case, a positive effect is provided due to the special construction of the input differential stage of the OA and the “bent” cascode. An operational amplifier based on a "kinked" cascode and complementary field-effect transistors contains an input differential stage (1) on field-effect transistors, the first (8) output field-effect transistor, the second (9) output field-effect transistor, the first (10) current-stabilizing two-terminal field-effect transistor, the second (12) current-stabilizing two-terminal field-effect transistor, dynamic load circuit (13), first and second power supply buses.
EFFECT: creation of conditions under which small values ​​of the systematic component of the zero bias voltage are realized in the OA.
4 cl, 12 dwg

Description

Изобретение относится к области радиотехники и может быть использовано в качестве малошумящего устройства усиления аналоговых сигналов, в структуре аналоговых интерфейсов различного функционального назначения, в том числе работающих в широком диапазоне температур и воздействия радиации.The invention relates to the field of radio engineering and can be used as a low-noise device for amplifying analog signals, in the structure of analog interfaces for various functional purposes, including those operating in a wide range of temperatures and exposure to radiation.

Известны схемы классических операционных усилителей (ОУ), содержащих в промежуточном каскаде однотактный «перегнутый» каскод, который реализуется на полевых с p и n каналами транзисторах [1-28] или биполярных [29-39] транзисторах. Это одна из наиболее популярных схем в аналоговой микроэлектронике. При этом входные каскады ОУ [1-39]. выполняются в рамках десятков различных схемотехнических решений. Circuits of classical operational amplifiers (op-amps) are known, containing in the intermediate stage a single-cycle "kinked" cascode, which is implemented on field-effect transistors with p and n channels [1-28] or bipolar [29-39] transistors. This is one of the most popular circuits in analog microelectronics. In this case, the input stages of the op-amp [1-39]. performed within dozens of different circuit solutions.

Ближайшим прототипом (фиг. 1) заявляемого устройства является операционный усилитель, представленный в патенте EP № 0632581, fig. 1 - fig. 3, 1995 г. Он содержит входной дифференциальный каскад 1 на полевых транзисторах с первым 2 и вторым 3 входами устройства, с первым 4 и вторым 5 токовыми выходами устройства, а также общей истоковой цепью 6, согласованной с первой 7 шиной источника питания, первый 8 выходной полевой транзистор, исток которого соединен со вторым 5 токовым выходом входного дифференциального каскада 1, второй 9 выходной полевой транзистор, исток которого связан с первым 4 токовым выходом входного дифференциального каскада 1, первый 10 токостабилизирующий двухполюсник на полевом транзисторе, который включен между первым 4 токовым выходом входного дифференциального каскада 1 и второй 11 шиной источника питания, второй 12 токостабилизирующий двухполюсник на полевом транзисторе, включенный между вторым 5 токовым выходом входного дифференциального каскада 1 и второй 11 шиной источника питания, цепь динамической нагрузки 13, включенная между стоком первого 8 выходного полевого транзистора, связанного с токовым выходом устройства 14 и первой 7 шиной источника питания.The closest prototype (Fig. 1) of the proposed device is an operational amplifier presented in the patent EP No. 0632581, fig. 1-fig. 3, 1995. It contains an input differential stage 1 on field-effect transistors with the first 2 and second 3 inputs of the device, with the first 4 and second 5 current outputs of the device, as well as a common source circuit 6, matched with the first 7 power supply bus, the first 8 output field-effect transistor, the source of which is connected to the second 5 current output of the input differential stage 1, the second 9 output field-effect transistor, the source of which is connected to the first 4 current output of the input differential stage 1, the first 10 current-stabilizing two-terminal field-effect transistor, which is connected between the first 4 current the output of the input differential stage 1 and the second 11 power supply bus, the second 12 current-stabilizing two-terminal field-effect transistor connected between the second 5 current output of the input differential stage 1 and the second 11 power supply bus, the dynamic load circuit 13 connected between the drain of the first 8 output field-effect transistor related to currents th output of the device 14 and the first 7 bus of the power supply.

Существенный недостаток известного ОУ фиг. 1, обусловленный свойствами его архитектуры, состоит в том, что в нем не обеспечиваются малые значения систематической составляющей напряжения смещения нуля (Uсм).A significant drawback of the known op-amp of Fig. 1, due to the properties of its architecture, is that it does not provide small values of the systematic component of the zero bias voltage (Ucm).

Основная задача предполагаемого изобретения состоит в создании условий, при которых в ОУ реализуются малые значения систематической составляющей напряжения смещения нуля. При этом положительный эффект в схеме фиг. 2 обеспечивается за счет специального построения входного дифференциального каскада ОУ и «перегнутого» каскода.The main objective of the proposed invention is to create conditions under which small values of the systematic component of the zero bias voltage are realized in the OS. In this case, the positive effect in the scheme of Fig. 2 is provided due to the special construction of the input differential stage of the op amp and the "kinked" cascode.

Поставленная задача решается тем, что в ОУ фиг. 1, содержащем входной дифференциальный каскад 1 на полевых транзисторах с первым 2 и вторым 3 входами устройства, с первым 4 и вторым 5 токовыми выходами устройства, а также общей истоковой цепью 6, согласованной с первой 7 шиной источника питания, первый 8 выходной полевой транзистор, исток которого соединен со вторым 5 токовым выходом входного дифференциального каскада 1, второй 9 выходной полевой транзистор, исток которого связан с первым 4 токовым выходом входного дифференциального каскада 1, первый 10 токостабилизирующий двухполюсник на полевом транзисторе, который включен между первым 4 токовым выходом входного дифференциального каскада 1 и второй 11 шиной источника питания, второй 12 токостабилизирующий двухполюсник на полевом транзисторе, включенный между вторым 5 токовым выходом входного дифференциального каскада 1 и второй 11 шиной источника питания, цепь динамической нагрузки 13, включенная между стоком первого 8 выходного полевого транзистора, связанного с токовым выходом устройства 14 и первой 7 шиной источника питания, предусмотрены новые элементы и связи – первый 10 токостабилизирующий двухполюсник выполнен на полевом транзисторе 15, затвор которого соединен со второй 11 шиной источника питания, а исток подключен ко второй 11 шине источника питания через первый 16 дополнительный резистор, второй 12 токостабилизирующий двухполюсник выполнен на полевом транзисторе 17, затвор которого соединен со второй 11 шиной источника питания, а исток подключен ко второй 11 шине источника питания через второй 18 дополнительный резистор, исток первого 8 выходного транзистора соединен со стоком первого 19 вспомогательного полевого транзистора, затвор которого подключен ко второй 11 шине источника питания, а исток соединен с затвором первого 8 выходного полевого транзистора и связан со второй 11 шиной источника питания через третий 20 дополнительный резистор, исток второго 9 выходного транзистора соединен со стоком второго 21 вспомогательного полевого транзистора, затвор которого подключен ко второй 11 шине источника питания, а исток соединен с затвором второго 9 выходного полевого транзистора и связан со второй 11 шиной источника питания через четвертый 22 дополнительный резистор, причем входной дифференциальный каскад 1 содержит первый 23 и второй 24 входные полевые транзисторы, между истоками которых включены последовательно соединенные пятый 25 и шестой 26 дополнительные резисторы, а также первый 27, второй 28, третий 29 и четвертый 30 выходные полевые транзисторы, затвор первого 23 входного полевого транзистора подключён к первому 2 входу устройства, его сток соединен с первым 4 токовым выходом входного дифференциального каскада 1, а исток соединен с затвором первого 27 выходного полевого транзистора, затвор второго 24 входного полевого транзистора соединен со вторым 3 входом устройства, его сток соединен со вторым 5 токовым выходом входного дифференциального каскада 1, а исток соединен с затвором второго 28 выходного полевого транзистора, истоки первого 27 и второго 28 выходных полевых транзисторов объединены, а также соединены с затворами третьего 29, четвертого 30 выходных полевых транзисторов и общим узлом последовательно соединенных пятого 25 и шестого 26 дополнительных резисторов, сток первого 27 выходного полевого транзистора подключен к истоку третьего 29 выходного полевого транзистора, сток второго 28 выходного полевого транзистора подключен к истоку четвертого 30 выходного полевого транзистора, стоки третьего 29 и четвертого 30 выходных полевых транзисторов связаны с общей истоковой цепью 6, цепь динамической нагрузки 13 содержит первый 31 и второй 32 транзисторы, затвор первого 31 транзистора соединен с токовым выходом устройства 14, а его исток связан с затвором второго 32 транзистора и подключен к токовому выходу устройства 14 через резистор 33, сток первого 31 транзистора связан с истоком второго 32 транзистора , а сток второго 32 транзистора подключен к первой 7 шине источника питания, а сток второго 9 выходного полевого транзистора связан с источником напряжения смещения 34.The problem is solved by the fact that in the OS of Fig. 1, containing an input differential stage 1 on field-effect transistors with the first 2 and second 3 inputs of the device, with the first 4 and second 5 current outputs of the device, as well as a common source circuit 6, matched with the first 7 power supply bus, the first 8 output field effect transistor, the source of which is connected to the second 5 current output of the input differential stage 1, the second 9 output field-effect transistor, the source of which is connected to the first 4 current output of the input differential stage 1, the first 10 current-stabilizing two-terminal field-effect transistor, which is connected between the first 4 current output of the input differential stage 1 and the second 11 power supply bus, the second 12 current-stabilizing two-terminal field-effect transistor connected between the second 5 current output of the input differential stage 1 and the second 11 power supply bus, the dynamic load circuit 13 connected between the drain of the first 8 output field-effect transistor associated with the current exit at devices 14 and the first 7 power supply bus, new elements and connections are provided - the first 10 current-stabilizing two-terminal device is made on a field-effect transistor 15, the gate of which is connected to the second 11 power supply bus, and the source is connected to the second 11 power supply bus through the first 16 additional resistor, the second 12 current-stabilizing bipolar is made on a field-effect transistor 17, the gate of which is connected to the second 11 power supply bus, and the source is connected to the second 11 power supply bus through the second 18 additional resistor, the source of the first 8 output transistor is connected to the drain of the first 19 auxiliary field-effect transistor, the gate which is connected to the second 11 power supply bus, and the source is connected to the gate of the first 8 output field effect transistor and connected to the second 11 power supply bus through the third 20 additional resistor, the source of the second 9 output transistor is connected to the drain of the second 21 auxiliary field effect transistor, the gate p which is connected to the second 11 power supply bus, and the source is connected to the gate of the second 9 output field-effect transistor and connected to the second 11 power supply bus through the fourth 22 additional resistor, and the input differential stage 1 contains the first 23 and second 24 input field-effect transistors, between the sources of which are connected in series fifth 25 and sixth 26 additional resistors, as well as the first 27, second 28, third 29 and fourth 30 output field-effect transistors, the gate of the first 23 input field-effect transistor is connected to the first 2 input of the device, its drain is connected to the first 4 current output of the input differential stage 1, and the source is connected to the gate of the first 27 output field effect transistor, the gate of the second 24 input field effect transistor is connected to the second 3 input of the device, its drain is connected to the second 5 current output of the input differential stage 1, and the source is connected to the gate of the second 28 output field effect transistor, source and the first 27 and second 28 output field-effect transistors are combined, and also connected to the gates of the third 29, fourth 30 output field-effect transistors and a common node of series-connected fifth 25 and sixth 26 additional resistors, the drain of the first 27 output field-effect transistor is connected to the source of the third 29 output field-effect transistor transistor, the drain of the second 28 output field-effect transistor is connected to the source of the fourth 30 output field-effect transistor, the drains of the third 29 and fourth 30 output field-effect transistors are connected to a common source circuit 6, the dynamic load circuit 13 contains the first 31 and second 32 transistors, the gate of the first 31 transistor is connected with the current output of the device 14, and its source is connected to the gate of the second 32 transistor and connected to the current output of the device 14 through a resistor 33, the drain of the first 31 transistor is connected to the source of the second 32 transistor, and the drain of the second 32 transistor is connected to the first 7 power supply bus, and the runoff of the second 9 days off about the field effect transistor is connected to the bias voltage source 34.

На чертеже фиг. 1 приведена схема ОУ-прототипа, а на чертеже фиг. 2 - схема заявляемого устройства в соответствии с п.1, п.2 и п.3 формулы изобретения.In the drawing of FIG. 1 shows a diagram of the op-amp prototype, and in the drawing of FIG. 2 - diagram of the claimed device in accordance with paragraph 1, paragraph 2 and paragraph 3 of the claims.

На чертеже фиг. 3 приведена схема заявляемого ОУ в соответствии с п. 4 формулы изобретения.In the drawing of FIG. 3 shows a diagram of the claimed OS in accordance with paragraph 4 of the claims.

На чертеже фиг. 4 показана схема операционного усилителя фиг. 2 в среде LTspice на моделях Si CJFET ОАО «Интеграл» (г. Минск) при комнатной температуре (t = 27°C), R1÷R7=20кОм, C1 = 3 пФ, Vcc=Vee=±10 В. In the drawing of FIG. 4 is a schematic diagram of the operational amplifier of FIG. 2 in LTspice environment on Si CJFET models of JSC Integral (Minsk) at room temperature (t = 27°C), R1÷R7=20kOhm, C1 = 3 pF, Vcc=Vee=±10 V.

На чертеже фиг. 5 показана схема операционного усилителя фиг. 2 в среде LTspice на моделях Si CJFET ОАО «Интеграл» (г. Минск) при криогенной температуре (t = -197°C), R1÷R7=20кОм, C1 = 3 пФ, Vcc=Vee=±10 В.In the drawing of FIG. 5 is a schematic diagram of the operational amplifier of FIG. 2 in LTspice environment on Si CJFET models of Integral OJSC (Minsk) at cryogenic temperature (t = -197°C), R1÷R7=20kΩ, C1 = 3 pF, Vcc=Vee=±10 V.

На чертеже фиг. 6 приведена амплитудно-частотная характеристика (АЧХ) ОУ фиг. 5 при комнатной температуре (t = 27°C), R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10.In the drawing of FIG. 6 shows the amplitude-frequency characteristic (AFC) of the OA of FIG. 5 at room temperature (t = 27°C), R1÷R7 = 20 kΩ, C1 = 3 pF, Vcc=Vee=±10.

На чертеже фиг. 7 представлена АЧХ ОУ фиг. 5 при криогенной температуре (t=-197°C) R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10.In the drawing of FIG. 7 shows the frequency response of the op-amp of FIG. 5 at cryogenic temperature (t=-197°C) R1÷R7 = 20 kΩ, C1 = 3 pF, Vcc=Vee=±10.

На чертеже фиг. 8 приведена зависимость систематической соствляющей напряжения смещения нуля (Uсм) ОУ фиг.2 в широком температурном диапазоне при R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10.In the drawing of FIG. 8 shows the dependence of the systematic component of the zero bias voltage (U cm ) OS figure 2 in a wide temperature range at R1÷R7 = 20 kOhm, C1 = 3 pF, Vcc=Vee=±10.

На чертеже фиг. 9 показана схема для моделирования операционного усилителя фиг.3 при комнатной температуре (t = 270C), R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10 В в среде LTspice на моделях Si полевых транзисторов ОАО «Интеграл» (г. Минск). In the drawing of FIG. 9 shows a circuit for modeling the operational amplifier of Fig.3 at room temperature (t = 27 0 C), R1÷R7 = 20 kOhm, C1 = 3 pF, Vcc=Vee=±10 V in the LTspice environment on models of Si field-effect transistors JSC " Integral” (Minsk).

На чертеже фиг. 10 показана схема для моделирования операционного усилителя фиг.3 при криогенной температуре (t = -1970C), R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10 В в среде LTspice на моделях Si полевых транзисторов ОАО «Интеграл» (г. Минск). In the drawing of FIG. 10 shows a circuit for modeling the operational amplifier of Fig.3 at cryogenic temperature (t = -197 0 C), R1÷R7 = 20 kOhm, C1 = 3 pF, Vcc=Vee=±10 V in the LTspice environment on models of Si field-effect transistors OAO "Integral" (Minsk).

На чертеже фиг.11 приведена амплитудно-частотная характеристика (АЧХ) ОУ фиг.9 при комнатной температуре (t = 270C), R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10.The drawing of Fig.11 shows the frequency response (AFC) of the OA of Fig.9 at room temperature (t = 27 0 C), R1÷R7 = 20 kOhm, C1 = 3 pF, Vcc=Vee=±10.

На чертеже фиг. 12 приведена амплитудно-частотная характеристика (АЧХ) ОУ фиг.10 при криогенной температуре (t = -1970C), R1÷R7 = 20 кОм, C1 = 3 пФ, Vcc=Vee=±10.In the drawing of FIG. 12 shows the amplitude-frequency characteristic (AFC) of the OA of Fig.10 at cryogenic temperature (t = -197 0 C), R1÷R7 = 20 kOhm, C1 = 3 pF, Vcc=Vee=±10.

Операционный усилитель на основе «перегнутого» каскода и комплементарных полевых транзисторов фиг. 2 содержит входной дифференциальный каскад 1 на полевых транзисторах с первым 2 и вторым 3 входами устройства, с первым 4 и вторым 5 токовыми выходами устройства, а также общей истоковой цепью 6, согласованной с первой 7 шиной источника питания, первый 8 выходной полевой транзистор, исток которого соединен со вторым 5 токовым выходом входного дифференциального каскада 1, второй 9 выходной полевой транзистор, исток которого связан с первым 4 токовым выходом входного дифференциального каскада 1, первый 10 токостабилизирующий двухполюсник на полевом транзисторе, который включен между первым 4 токовым выходом входного дифференциального каскада 1 и второй 11 шиной источника питания, второй 12 токостабилизирующий двухполюсник на полевом транзисторе, включенный между вторым 5 токовым выходом входного дифференциального каскада 1 и второй 11 шиной источника питания, цепь динамической нагрузки 13, включенная между стоком первого 8 выходного полевого транзистора, связанного с токовым выходом устройства 14 и первой 7 шиной источника питания. Первый 10 токостабилизирующий двухполюсник выполнен на полевом транзисторе 15, затвор которого соединен со второй 11 шиной источника питания, а исток подключен ко второй 11 шине источника питания через первый 16 дополнительный резистор, второй 12 токостабилизирующий двухполюсник выполнен на полевом транзисторе 17, затвор которого соединен со второй 11 шиной источника питания, а исток подключен ко второй 11 шине источника питания через второй 18 дополнительный резистор, исток первого 8 выходного транзистора соединен со стоком первого 19 вспомогательного полевого транзистора, затвор которого подключен ко второй 11 шине источника питания, а исток соединен с затвором первого 8 выходного полевого транзистора и связан со второй 11 шиной источника питания через третий 20 дополнительный резистор, исток второго 9 выходного транзистора соединен со стоком второго 21 вспомогательного полевого транзистора, затвор которого подключен ко второй 11 шине источника питания, а исток соединен с затвором второго 9 выходного полевого транзистора и связан со второй 11 шиной источника питания через четвертый 22 дополнительный резистор, причем входной дифференциальный каскад 1 содержит первый 23 и второй 24 входные полевые транзисторы, между истоками которых включены последовательно соединенные пятый 25 и шестой 26 дополнительные резисторы, а также первый 27, второй 28, третий 29 и четвертый 30 выходные полевые транзисторы, затвор первого 23 входного полевого транзистора подключён к первому 2 входу устройства, его сток соединен с первым 4 токовым выходом входного дифференциального каскада 1, а исток соединен с затвором первого 27 выходного полевого транзистора, затвор второго 24 входного полевого транзистора соединен со вторым 3 входом устройства, его сток соединен со вторым 5 токовым выходом входного дифференциального каскада 1, а исток соединен с затвором второго 28 выходного полевого транзистора, истоки первого 27 и второго 28 выходных полевых транзисторов объединены, а также соединены с затворами третьего 29, четвертого 30 выходных полевых транзисторов и общим узлом последовательно соединенных пятого 25 и шестого 26 дополнительных резисторов, сток первого 27 выходного полевого транзистора подключен к истоку третьего 29 выходного полевого транзистора, сток второго 28 выходного полевого транзистора подключен к истоку четвертого 30 выходного полевого транзистора, стоки третьего 29 и четвертого 30 выходных полевых транзисторов связаны с общей истоковой цепью 6, цепь динамической нагрузки 13 содержит первый 31 и второй 32 транзисторы, затвор первого 31 транзистора соединен с токовым выходом устройства 14, а его исток связан с затвором второго 32 транзистора и подключен к токовому выходу устройства 14 через резистор 33, сток первого 31 транзистора связан с истоком второго 32 транзистора , а сток второго 32 транзистора подключен к первой 7 шине источника питания, а сток второго 9 выходного полевого транзистора связан с источником напряжения смещения 34.An operational amplifier based on a "bent" cascode and complementary field-effect transistors of Fig. 2 contains an input differential stage 1 on field-effect transistors with the first 2 and second 3 inputs of the device, with the first 4 and second 5 current outputs of the device, as well as a common source circuit 6, matched with the first 7 power supply bus, the first 8 output field effect transistor, source which is connected to the second 5 current output of the input differential stage 1, the second 9 output field-effect transistor, the source of which is connected to the first 4 current output of the input differential stage 1, the first 10 current-stabilizing two-terminal field-effect transistor, which is connected between the first 4 current output of the input differential stage 1 and the second 11 power supply bus, the second 12 current-stabilizing two-terminal field-effect transistor connected between the second 5 current output of the input differential stage 1 and the second 11 power supply bus, the dynamic load circuit 13 connected between the drain of the first 8 output field-effect transistor associated with the current output at device 14 and the first 7 power supply bus. The first 10 current-stabilizing two-pole is made on a field-effect transistor 15, the gate of which is connected to the second 11 power supply bus, and the source is connected to the second 11 power supply bus through the first 16 additional resistor, the second 12 current-stabilizing two-terminal is made on a field-effect transistor 17, the gate of which is connected to the second 11 power supply bus, and the source is connected to the second 11 power supply bus through the second 18 additional resistor, the source of the first 8 output transistor is connected to the drain of the first 19 auxiliary field-effect transistor, the gate of which is connected to the second 11 power supply bus, and the source is connected to the gate of the first 8 output field effect transistor and is connected to the second 11 power supply bus through the third 20 additional resistor, the source of the second 9 output transistor is connected to the drain of the second 21 auxiliary field effect transistor, the gate of which is connected to the second 11 power supply bus, and the source is connected to the gate second 9 output field-effect transistor and is connected to the second 11 power supply bus through the fourth 22 additional resistor, and the input differential stage 1 contains the first 23 and second 24 input field-effect transistors, between the sources of which are connected in series the fifth 25 and sixth 26 additional resistors, as well as the first 27, the second 28, the third 29 and the fourth 30 output field-effect transistors, the gate of the first 23 input field-effect transistor is connected to the first 2 input of the device, its drain is connected to the first 4 current output of the input differential stage 1, and the source is connected to the gate of the first 27 output field transistor, the gate of the second 24 input field-effect transistor is connected to the second 3 input of the device, its drain is connected to the second 5 current output of the input differential stage 1, and the source is connected to the gate of the second 28 output field-effect transistor, the sources of the first 27 and second 28 output field-effect transistors are combined, and also connected s with gates of the third 29, fourth 30 output field-effect transistors and a common node of series-connected fifth 25 and sixth 26 additional resistors, the drain of the first 27 output field-effect transistor is connected to the source of the third 29 output field-effect transistor, the drain of the second 28 output field-effect transistor is connected to the source of the fourth 30 output field-effect transistor, the drains of the third 29 and fourth 30 output field-effect transistors are connected to a common source circuit 6, the dynamic load circuit 13 contains the first 31 and second 32 transistors, the gate of the first 31 transistor is connected to the current output of the device 14, and its source is connected to the gate of the second 32 transistor and connected to the current output of the device 14 through a resistor 33, the drain of the first 31 transistor is connected to the source of the second transistor 32, and the drain of the second 32 transistor is connected to the first 7 power supply bus, and the drain of the second 9 output field effect transistor is connected to the bias voltage source 34 .

На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, токовый выход устройства 14 соединен со входом буферного усилителя 36, выход которого 37 является потенциальным выходом устройства.In the drawing of FIG. 3, in accordance with paragraph 2 of the claims, the current output of the device 14 is connected to the input of the buffer amplifier 36, the output of which 37 is the potential output of the device.

На чертеже фиг. 2, в соответствии с п. 3 формулы изобретения, в качестве источника напряжения смещения 34 используется общая шина источников питания. Корректирующий конденсатор 35 обеспечивает устойчивость ОУ при введении общей отрицательной обратной связи.In the drawing of FIG. 2, in accordance with claim 3 of the claims, a common power supply bus is used as a bias voltage source 34. The correcting capacitor 35 ensures the stability of the op-amp with the introduction of a common negative feedback.

На чертеже фиг. 3, в соответствии с п. 4 формулы изобретения, в качестве источника напряжения смещения 34 используется потенциальный выход устройства 37.In the drawing of FIG. 3, in accordance with paragraph 4 of the claims, the potential output of the device 37 is used as a bias voltage source 34.

Рассмотрим работу ОУ фиг. 2.Consider the operation of the op-amp of Fig. 2.

В статическом режиме, например, при подключении первого 2 и второго 3 входов ОУ фиг. 2 к общей шине источников питания, статические токи истоков всех полевых транзисторов схемы (8, 9, 15, 17, 19, 21, 23, 24, 27, 28, 29, 30, 31, 32) определяются численными значениями идентичных сопротивлений применяемых резисторов 16, 18, 20, 22, 25, 26, 33:In static mode, for example, when connecting the first 2 and second 3 inputs of the OS of Fig. 2 to a common power supply bus, the static currents of the sources of all field-effect transistors of the circuit (8, 9, 15, 17, 19, 21, 23, 24, 27, 28, 29, 30, 31, 32) are determined by the numerical values of the identical resistances of the resistors used 16, 18, 20, 22, 25, 26, 33:

,, (1)(one)

где Iиi – ток истока i-го полевого транзистора;where I ii is the source current of the i-th field-effect transistor;

Uзи.i – напряжение затвор-исток соответствующих полевых транзисторов в рабочей точке при токе истока, равном I0;U z.i - gate-source voltage of the corresponding field-effect transistors at the operating point at a source current equal to I 0 ;

Ri – сопротивления соответствующих резисторов (16, 18, 20, 22, 25, 26, 33). R i are the resistances of the corresponding resistors (16, 18, 20, 22, 25, 26, 33).

В схеме ОУ фиг. 2 за счет выбора идентичными сопротивлений применяемых резисторов при идентичных стокозатворных характеристиках применяемых JFET обеспечивается идентичный статический режим по току стока всех полевых транзисторов. Это является необходимым условием минимизации систематической составляющей напряжения смещения нуля ОУ, т.к. в цепи токового выхода 14 обеспечивается взаимная компенсация втекающих в данных узел и вытекающих из данного узла статических токов. Данный вывод подтверждается результатами компьютерного моделирования, представленными на чертежах фиг.5, фиг.8, фиг.9, фиг.10 из которых следует, что Uсм заявляемого ОУ изменяется в пределах 6-12 мкВ в широком температурном диапазоне (от -197°С до +27°С). При этом обеспечивается работа входного и промежуточного каскадов в режиме микротоков при разомкнутом коэффициенте усиления ОУ более 85 дБ (фиг.6, фиг.7, фиг.11, фиг.12). In the op-amp circuit of Fig. 2, due to the choice of identical resistances of the resistors used, with identical drain-gate characteristics of the JFETs used, an identical static mode for the drain current of all field-effect transistors is provided. This is a necessary condition for minimizing the systematic component of the OS zero bias voltage, since in the current output circuit 14, mutual compensation of static currents flowing into and out of this node is provided. This conclusion is confirmed by the results of computer simulation presented in the drawings of Fig.5, Fig.8, Fig.9, Fig.10 from which it follows that U cm of the proposed op-amp varies within 6-12 μV in a wide temperature range (from -197° C to +27°C). This ensures the operation of the input and intermediate stages in the microcurrent mode with an open amplifier gain of more than 85 dB (Fig.6, Fig.7, Fig.11, Fig.12).

Реализация операционного усилителя в соответствии с фиг.3 позволяет выполнять буферный усилитель 36 на одиночном полевом транзисторе (например, истоковом повторителе), статический режим по току которого устанавливается вторым 9 выходным транзистором.The implementation of the operational amplifier in accordance with figure 3 allows you to perform a buffer amplifier 36 on a single field-effect transistor (for example, a source follower), the static current mode which is set by the second 9 output transistor.

В предлагаемой схеме ОУ, в частном случае, могут использоваться полевые транзисторы с управляющим p-n переходом или КМОП транзисторы со встроенным каналом, которые имеют похожие вольт-амперные характеристики в сравнении с JFET.In the proposed op-amp circuit, in a particular case, field-effect transistors with a control p-n junction or CMOS transistors with an integrated channel can be used, which have similar current-voltage characteristics in comparison with JFET.

Таким образом, заявляемое устройство имеет существенные преимущества по Ucм в сравнении с ОУ-прототипом, что позволяет рекомендовать его для практического использования в аналоговых интерфейсах различного назначения, в том числе, работающих в криогенном диапазоне температур и при воздействии проникающей радиации. Thus, the claimed device has significant advantages in U cm in comparison with the op-amp prototype, which allows us to recommend it for practical use in analog interfaces for various purposes, including those operating in the cryogenic temperature range and under the influence of penetrating radiation.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК REFERENCES

1. Патент США № 5.376.899, fig. 4, 1994 г.1. US Patent No. 5,376,899, fig. 4, 1994

2. Заявка на патент США № US 2008/0129383, 2008 г., fig. 22. US Patent Application No. US 2008/0129383, 2008, fig. 2

3. Заявка на патент США № US 2005/0258901, 2005 г., fig. 143. US Patent Application No. US 2005/0258901, 2005, fig. fourteen

4. Патент США № 6.750.715, fig. 4, 2004 г.4. US patent No. 6.750.715, fig. 4, 2004

5. Патент США № 6.714.076, fig. 3, 2004 г.5. US patent No. 6.714.076, fig. 3, 2004

6. Патент США № 6.628.168, fig. 2, 2003 г.6. US patent No. 6.628.168, fig. 2, 2003

7. Патент США № 8.604.878, fig. 1B, 2013 г.7. US patent No. 8.604.878, fig. 1B, 2013

8. Патент EP № 0632581, fig. 1 - fig. 3, 1995 г.8. Patent EP No. 0632581, fig. 1-fig. 3, 1995

9. Патент США № 7.453.319, fig. 1, 2008 г.9. US patent No. 7.453.319, fig. 1, 2008

10. Патент US 7.915.848, 2011 г., fig. 910. Patent US 7.915.848, 2011, fig. 9

11. Zurla R. et al. Enhanced Compensation for Voltage Regulators Based on Three-Stage CMOS Operational Amplifiers for Large Capacitive Loads //2020 IEEE International Symposium on Circuits and Systems (ISCAS). – IEEE, 2020. – P. 1-5, fig. 511. Zurla R. et al. Enhanced Compensation for Voltage Regulators Based on Three-Stage CMOS Operational Amplifiers for Large Capacitive Loads //2020 IEEE International Symposium on Circuits and Systems (ISCAS). – IEEE, 2020. – P. 1-5, fig. 5

12. AL-Qaysi H. K., Jasim M. M., Hameed S. M. Design of very low-voltages and high-performance CMOS gate-driven operational amplifier //Indonesian Journal of Electrical Engineering and Computer Science. – 2020. – Т. 20. – №. 2. – P. 670-679, fig. 112. AL-Qaysi H. K., Jasim M. M., Hameed S. M. Design of very low-voltages and high-performance CMOS gate-driven operational amplifier // Indonesian Journal of Electrical Engineering and Computer Science. - 2020. - T. 20. - No. 2.–P. 670-679, fig. one

13. Aminzadeh H., Lotfi R., Mafinezhad K. Design of low-power single-stage operational amplifiers based on an optimized settling model //Analog Integrated Circuits and Signal Processing. – 2009. – Т. 58. – №. 2. – P. 153-160, fig. 313. Aminzadeh H., Lotfi R., Mafinezhad K. Design of low-power single-stage operational amplifiers based on an optimized settling model //Analog Integrated Circuits and Signal Processing. - 2009. - T. 58. - No. 2.–P. 153-160, fig. 3

14. Esfahani Z. K. et al. Monolithically Integrated Light Feedback Control Circuit for Blue/UV LED Smart Package //IEEE Photonics Journal. – 2017. – Т. 9. – №. 2. – P. 1-13., fig. 314 Esfahani Z. K. et al. Monolithically Integrated Light Feedback Control Circuit for Blue/UV LED Smart Package //IEEE Photonics Journal. - 2017. - T. 9. - No. 2.–P. 1-13., fig. 3

15. Johansson J. Power-Efficient Settling Time Reduction Techniques for a Folded-Cascode Amplifier in 1.8 V, 0.18 um CMOS // Master of Science Thesis in Electrical Engineering, Department of Electrical Engineering, Linköping University, 2017, 92 p., fig. 3.615. Johansson J. Power-Efficient Settling Time Reduction Techniques for a Folded-Cascode Amplifier in 1.8 V, 0.18 um CMOS // Master of Science Thesis in Electrical Engineering, Department of Electrical Engineering, Linköping University, 2017, 92 p., fig . 3.6

16. Патент США № 6.788.143, fig. 1, fig. 4, 2004 г.16. US patent No. 6.788.143, fig. 1, fig. 4, 2004

17. Патент США № 7.894.727, fig. 2, fig. 3, 2011 г.17. US patent No. 7.894.727, fig. 2, fig. 3, 2011

18. Патент США № 7.570.113, 2009 г., fig. 1a18. US patent No. 7.570.113, 2009, fig. 1a

19. Патент США № 6.717.474, 2004 г., fig. 419. US patent No. 6.717.474, 2004, fig. four

20. Патент США № 6 5.424.681, 1995 г., fig. 720. US Patent No. 6 5.424.681, 1995, fig. 7

21. Патент США № 5.475.339, 1995 г., fig. 521. US patent No. 5.475.339, 1995, fig. 5

22. Патент США № 5.808.513, fig. 3, 1998 г.22. U.S. Patent No. 5,808,513, fig. 3, 1998

23. Патент США № 4.284.959, fig. 3, 1981 г.23. US patent No. 4.284.959, fig. 3, 1981

24. Soni P., Singh B. P., Bhardwaj M. Design of Enhanced Performance Folded Cascoded Operational Transconductance Amplifier //AIP Conference Proceedings. – American Institute of Physics, 2010. – Т. 1324. – №. 1. – P. 360-364., fig. 1, fig. 224. Soni P., Singh B. P., Bhardwaj M. Design of Enhanced Performance Folded Cascoded Operational Transconductance Amplifier // AIP Conference Proceedings. - American Institute of Physics, 2010. - T. 1324. - no. 1. - P. 360-364., fig. 1, fig. 2

25. Noormohammadi M., Lazarjan V. K., HajSadeghi K. New operational transconductance amplifiers using current boosting //2012 IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS). – IEEE, 2012. – P. 109-112., fig. 125. Noormohammadi M., Lazarjan V. K., HajSadeghi K. New operational transconductance amplifiers using current boosting // 2012 IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS). – IEEE, 2012. – P. 109-112., fig. one

26. Kalkote M. T., Durai S. A. Enhancement of Transconductance Using Multi-Recycle Folded Cascode Amplifier //Nanoelectronic Materials and Devices. – Springer, Singapore, 2018. – P. 111-122., fig. 126. Kalkote M. T., Durai S. A. Enhancement of Transconductance Using Multi-Recycle Folded Cascode Amplifier // Nanoelectronic Materials and Devices. - Springer, Singapore, 2018. - P. 111-122., fig. one

27. Assaad R., Silva-Martinez J. Recent advances on the design of high-gain wideband operational transconductance amplifiers //VLSI Design. – 2009. – Т. 2009., fig. 527. Assaad R., Silva-Martinez J. Recent advances on the design of high-gain wideband operational transconductance amplifiers //VLSI Design. - 2009. - T. 2009., fig. 5

28. Wang W. et al. Micropower two-stage amplifier employing recycling current-buffer Miller compensation //2014 IEEE International Symposium on Circuits and Systems (ISCAS). – IEEE, 2014. – P. 1889-1892., fig. 228. Wang W. et al. Micropower two-stage amplifier employing recycling current-buffer Miller compensation //2014 IEEE International Symposium on Circuits and Systems (ISCAS). – IEEE, 2014. – P. 1889-1892., fig. 2

29. Патент RU 2319291, 2008г., fig. 129. Patent RU 2319291, 2008, fig. one

30. Патент US 4.837.523, 1989 г., fig. 130. Patent US 4.837.523, 1989, fig. one

31. Патент US 4.600.893, 1986 г., fig. 431. Patent US 4.600.893, 1986, fig. four

32. Патент US 6.236.273, 2001 г., fig. 1С32. Patent US 6.236.273, 2001, fig. 1C

33. Патент US 6.529.076, 2003 г., fig. 1,233. Patent US 6.529.076, 2003, fig. 1.2

34. Патент RU 2193273, 2002 г., fig. 134. Patent RU 2193273, 2002, fig. one

35. Патент US 5.327.100, 1994 г., fig. 135. Patent US 5.327.100, 1994, fig. one

36. Патент US 4.406.990, 1983 г., fig. 636. Patent US 4.406.990, 1983, fig. 6

37. Патент US 6.144.234, 2000 г., fig. 937. Patent US 6.144.234, 2000, fig. 9

38. Патент US 6.924.701, 2005 г., fig. 338. Patent US 6.924.701, 2005, fig. 3

39.Патент РФ № 2319291, 2008 г., fig. 1 39. RF patent No. 2319291, 2008, fig. one

Claims (4)

1. Операционный усилитель на основе «перегнутого» каскода и комплементарных полевых транзисторов, содержащий входной дифференциальный каскад (1) на полевых транзисторах с первым (2) и вторым (3) входами, а также с первым (4) и вторым (5) токовыми выходами устройства, общая истоковая цепь (6) которого согласована с первой (7) шиной источника питания, первый (8) выходной полевой транзистор, исток которого соединен со вторым (5) токовым выходом входного дифференциального каскада (1), второй (9) выходной полевой транзистор, исток которого связан с первым (4) токовым выходом входного дифференциального каскада (1), первый (10) токостабилизирующий двухполюсник на полевом транзисторе, который включен между первым (4) токовым выходом входного дифференциального каскада (1) и второй (11) шиной источника питания, второй (12) токостабилизирующий двухполюсник на полевом транзисторе, включенный между вторым (5) токовым выходом входного дифференциального каскада (1) и второй (11) шиной источника питания, цепь динамической нагрузки (13), включенная между стоком первого (8) выходного полевого транзистора, связанного с токовым выходом устройства (14) и первой (7) шиной источника питания, отличающийся тем, что первый (10) токостабилизирующий двухполюсник выполнен на полевом транзисторе (15), затвор которого соединен со второй (11) шиной источника питания, а исток подключен ко второй (11) шине источника питания через первый (16) дополнительный резистор, второй (12) токостабилизирующий двухполюсник выполнен на полевом транзисторе (17), затвор которого соединен со второй (11) шиной источника питания, а исток подключен ко второй (11) шине источника питания через второй (18) дополнительный резистор, исток первого (8) выходного транзистора соединен со стоком первого (19) вспомогательного полевого транзистора, затвор которого подключен ко второй (11) шине источника питания, а исток соединен с затвором первого (8) выходного полевого транзистора и связан со второй (11) шиной источника питания через третий (20) дополнительный резистор, исток второго (9) выходного транзистора соединен со стоком второго (21) вспомогательного полевого транзистора, затвор которого подключен ко второй (11) шине источника питания, а исток соединен с затвором второго (9) выходного полевого транзистора и связан со второй (11) шиной источника питания через четвертый (22) дополнительный резистор, причем входной дифференциальный каскад (1) содержит первый (23) и второй (24) входные полевые транзисторы, между истоками которых включены последовательно соединенные пятый (25) и шестой (26) дополнительные резисторы, а также первый (27), второй (28), третий (29) и четвертый (30) согласующие полевые транзисторы, затвор первого (23) входного полевого транзистора подключён к первому (2) входу устройства, его сток соединен с первым (4) токовым выходом входного дифференциального каскада (1), а исток соединен с затвором первого (27) согласующего полевого транзистора, затвор второго (24) входного полевого транзистора соединен со вторым (3) входом устройства, его сток связан со вторым (5) токовым выходом входного дифференциального каскада (1), а исток соединен с затвором второго (28) согласующего полевого транзистора, истоки первого (27) и второго (28) согласующих полевых транзисторов объединены, а также соединены с затворами третьего (29) и четвертого (30) согласующих полевых транзисторов и общим узлом последовательно соединенных пятого (25) и шестого (26) дополнительных резисторов, сток первого (27) согласующего полевого транзистора подключен к истоку третьего (29) согласующего полевого транзистора, сток второго (28) согласующего полевого транзистора подключен к истоку четвертого (30) согласующего полевого транзистора, стоки третьего (29) и четвертого (30) согласующих полевых транзисторов связаны с общей истоковой цепью (6) входного дифференциального каскада (1), цепь динамической нагрузки (13) включает первый (31) и второй (32) дополнительные полевые транзисторы, затвор первого (31) дополнительного полевого транзистора соединен с токовым выходом устройства (14), а его исток связан с затвором второго (32) дополнительного полевого транзистора и подключен к токовому выходу устройства (14) через согласующий резистор (33), сток первого (31) дополнительного полевого транзистора связан с истоком второго (32) дополнительного полевого транзистора, сток второго (32) дополнительного полевого транзистора подключен к первой (7) шине источника питания, а сток второго (9) выходного полевого транзистора связан с источником напряжения смещения (34).1. An operational amplifier based on a “kinked” cascode and complementary field-effect transistors, containing an input differential stage (1) on field-effect transistors with the first (2) and second (3) inputs, as well as with the first (4) and second (5) current outputs of the device, the common source circuit (6) of which is matched with the first (7) power supply bus, the first (8) output field-effect transistor, the source of which is connected to the second (5) current output of the input differential stage (1), the second (9) output field-effect transistor, the source of which is connected to the first (4) current output of the input differential stage (1), the first (10) current-stabilizing two-terminal field-effect transistor, which is connected between the first (4) current output of the input differential stage (1) and the second (11) power supply bus, the second (12) current-stabilizing two-terminal field-effect transistor connected between the second (5) current output of the input differential stage (1) and the second (11) bus of the pi source dynamic load circuit (13) connected between the drain of the first (8) output field-effect transistor connected to the current output of the device (14) and the first (7) power supply bus, characterized in that the first (10) current-stabilizing two-terminal device is made on the field transistor (15), the gate of which is connected to the second (11) power supply bus, and the source is connected to the second (11) power supply bus through the first (16) additional resistor, the second (12) current-stabilizing bipolar is made on a field-effect transistor (17), the gate of which is connected to the second (11) power supply bus, and the source is connected to the second (11) power supply bus through the second (18) additional resistor, the source of the first (8) output transistor is connected to the drain of the first (19) auxiliary field effect transistor, the gate which is connected to the second (11) power supply bus, and the source is connected to the gate of the first (8) output field effect transistor and is connected to the second (11) power supply bus through the third (20) additional resistor, the source of the second (9) output transistor is connected to the drain of the second (21) auxiliary field-effect transistor, the gate of which is connected to the second (11) power supply bus, and the source is connected to the gate of the second (9) output field-effect transistor. transistor and is connected to the second (11) power supply bus through the fourth (22) additional resistor, and the input differential stage (1) contains the first (23) and second (24) input field-effect transistors, between the sources of which are connected in series the fifth (25) and the sixth (26) additional resistors, as well as the first (27), second (28), third (29) and fourth (30) matching field-effect transistors, the gate of the first (23) input field-effect transistor is connected to the first (2) input of the device, its drain is connected to the first (4) current output of the input differential stage (1), and the source is connected to the gate of the first (27) matching field-effect transistor, the gate of the second (24) input field-effect tr the ansistor is connected to the second (3) input of the device, its drain is connected to the second (5) current output of the input differential stage (1), and the source is connected to the gate of the second (28) matching field-effect transistor, the sources of the first (27) and second (28) matching field-effect transistors are combined and also connected to the gates of the third (29) and fourth (30) matching field-effect transistors and a common node of series-connected fifth (25) and sixth (26) additional resistors, the drain of the first (27) matching field-effect transistor is connected to the source of the third (29) matching field-effect transistor, the drain of the second (28) matching field-effect transistor is connected to the source of the fourth (30) matching field-effect transistor, the drains of the third (29) and fourth (30) matching field-effect transistors are connected to a common source circuit (6) of the input differential cascade (1), the dynamic load circuit (13) includes the first (31) and second (32) additional field-effect transistors, the gate of the first (31) to of the additional field effect transistor is connected to the current output of the device (14), and its source is connected to the gate of the second (32) additional field effect transistor and connected to the current output of the device (14) through a terminating resistor (33), the drain of the first (31) additional field effect transistor is connected with the source of the second (32) additional FET, the drain of the second (32) additional FET is connected to the first (7) power supply bus, and the drain of the second (9) output FET is connected to the bias voltage source (34). 2. Операционный усилитель на основе «перегнутого» каскода и комплементарных полевых транзисторов по п.1, отличающийся тем, что токовый выход устройства (14) соединен с входом буферного усилителя (36), выход которого (37) является потенциальным выходом устройства.2. An operational amplifier based on a "kinked" cascode and complementary field-effect transistors according to claim 1, characterized in that the current output of the device (14) is connected to the input of a buffer amplifier (36), the output of which (37) is the potential output of the device. 3. Операционный усилитель на основе «перегнутого» каскода и комплементарных полевых транзисторов по п.1, отличающийся тем, что в качестве источника напряжения смещения (34) используется общая шина источников питания.3. An operational amplifier based on a "bent" cascode and complementary field-effect transistors according to claim 1, characterized in that a common power supply bus is used as a bias voltage source (34). 4. Операционный усилитель на основе «перегнутого» каскода и комплементарных полевых транзисторов по п.1, отличающийся тем, что в качестве источника напряжения смещения (34) используется потенциальный выход (37).4. An operational amplifier based on a "kinked" cascode and complementary field-effect transistors according to claim 1, characterized in that a potential output (37) is used as a source of bias voltage (34).
RU2022102910A 2022-02-07 Operational amplifier based on "inverted" cascode and complementary field transistors RU2773907C1 (en)

Publications (1)

Publication Number Publication Date
RU2773907C1 true RU2773907C1 (en) 2022-06-14

Family

ID=

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU674199A1 (en) * 1978-02-01 1979-07-15 Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина) Differential amplifier
US6714076B1 (en) * 2001-10-16 2004-03-30 Analog Devices, Inc. Buffer circuit for op amp output stage
RU2319291C1 (en) * 2006-08-08 2008-03-10 ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) Cascade differential amplifier
US7894727B2 (en) * 2006-11-15 2011-02-22 Sharp Kabushiki Kaisha Operational amplifier circuit, bandpass filter circuit, and infrared signal processing circuit
US8604878B2 (en) * 2012-03-23 2013-12-10 Egalax—Empia Technology Inc. Folded cascode amplifier with an enhanced slew rate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU674199A1 (en) * 1978-02-01 1979-07-15 Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина) Differential amplifier
US6714076B1 (en) * 2001-10-16 2004-03-30 Analog Devices, Inc. Buffer circuit for op amp output stage
RU2319291C1 (en) * 2006-08-08 2008-03-10 ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) Cascade differential amplifier
US7894727B2 (en) * 2006-11-15 2011-02-22 Sharp Kabushiki Kaisha Operational amplifier circuit, bandpass filter circuit, and infrared signal processing circuit
US8604878B2 (en) * 2012-03-23 2013-12-10 Egalax—Empia Technology Inc. Folded cascode amplifier with an enhanced slew rate

Similar Documents

Publication Publication Date Title
Tsividis et al. An integrated NMOS operational amplifier with internal compensation
Carrillo et al. 1-V rail-to-rail CMOS opamp with improved bulk-driven input stage
Lopez-Martin et al. Enhanced single-stage folded cascode OTA suitable for large capacitive loads
US6525608B2 (en) High gain, high bandwidth, fully differential amplifier
KR19980036295A (en) Mixers with Replication Voltage-to-Current Converter
US6714079B2 (en) Differential amplifier with gain substantially independent of temperature
Carrillo et al. 1-V rail-to-rail bulk-driven CMOS OTA with enhanced gain and gain-bandwidth product
RU2773907C1 (en) Operational amplifier based on "inverted" cascode and complementary field transistors
US6924701B1 (en) Method and apparatus for compensating an amplifier
Roewer et al. A novel class of complementary folded-cascode opamps for low voltage
Yan et al. A high gain CMOS operational amplifier with negative conductance gain enhancement
US9231540B2 (en) High performance class AB operational amplifier
Padilla-Cantoya et al. Class AB op-amp with accurate static current control for low and high supply voltages
Rajendran et al. A research perspective on CMOS current mirror circuits: Configurations and techniques
Kai et al. A 168 dB high gain folded cascode operational amplifier for Delta-Sigma ADC
Shah et al. Stability analysis of two-stage ota with frequency compensation
RU2670777C1 (en) Bipolar-field buffer amplifier for operating at low temperatures
RU2784666C1 (en) Gallium arsenide operational amplifier with a low zero-bias voltage
RU2770912C1 (en) Differential amplifier on arsenide-gallium field-effect transistors
RU2792710C1 (en) Multichannel differential amplifier based on gallium arsenide field-effect and bipolar transistors
US5783954A (en) Linear voltage-to-current converter
US6163235A (en) Active load circuit with low impedance output
US11742812B2 (en) Output pole-compensated operational amplifier
Liu et al. A 1-V DTMOS-based fully differential telescopic OTA
RU2814685C1 (en) Gallium arsenide operational amplifier for operation in wide temperature range