RU2748744C1 - Device for multiplying numbers modulo m - Google Patents

Device for multiplying numbers modulo m Download PDF

Info

Publication number
RU2748744C1
RU2748744C1 RU2020126621A RU2020126621A RU2748744C1 RU 2748744 C1 RU2748744 C1 RU 2748744C1 RU 2020126621 A RU2020126621 A RU 2020126621A RU 2020126621 A RU2020126621 A RU 2020126621A RU 2748744 C1 RU2748744 C1 RU 2748744C1
Authority
RU
Russia
Prior art keywords
phase
input
inputs
output
adder
Prior art date
Application number
RU2020126621A
Other languages
Russian (ru)
Inventor
Алексей Александрович Кожевников
Наиль Тимерханович Хакимов
Original Assignee
Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации filed Critical Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации
Priority to RU2020126621A priority Critical patent/RU2748744C1/en
Application granted granted Critical
Publication of RU2748744C1 publication Critical patent/RU2748744C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

FIELD: computing technology.
SUBSTANCE: invention relates to a device for multiplying numbers modulo m. The device contains a synchronizing input of the device, the inputs of the device of the first and second operands, m phase shifters for a fixed phase value 2 π/m, m phased switches, a resulting adder, m-1 phase adders, and an output of the device.
EFFECT: simplifying the design of the device.
1 cl, 1 dwg

Description

Изобретение относится к области автоматики и вычислительной техники, и может быть использовано в вычислительных структурах, работающих с дискретно-фазированным представлением чисел модулярной системы счисления.The invention relates to the field of automation and computer technology, and can be used in computing structures operating with a discrete-phased representation of the numbers of the modular number system.

Известно устройство (пат. 2338241 С1 Российская Федерация, МПК G06F 7/523, G06F 7/72 (2006.01). заявл. 22.03.2007; опубл. 10.11.2008.), содержащее генератор гармонического сигнала, управляемые фазовращатели, измеритель фазы гармонического сигнала, группу фазовращателей на фиксированное значение фазы, шифраторы, входы устройства первого операнда, дешифраторы, элементы ИЛИ, блоки умножения на константу по модулю, элементы И, входы устройства разрядов второго операнда, сумматор по модулю два, преобразователь кода числа х в р-х, выход устройства. Недостаток устройства - низкое быстродействие.Known device (US Pat. 2338241 C1 Russian Federation, IPC G06F 7/523, G06F 7/72 (2006.01). Appl. 22.03.2007; publ. 10.11.2008.), Containing a harmonic signal generator, controlled phase shifters, harmonic signal phase meter , a group of phase shifters for a fixed phase value, encoders, inputs of the device of the first operand, decoders, OR elements, blocks of multiplication by a constant modulo, AND elements, inputs of the device of bits of the second operand, an adder modulo two, a code converter of the number x to p-x, device output. The disadvantage of the device is low performance.

Известно также устройство (пат. 2653310 С1 Российская Федерация, МПК G06F 7/72 (2006.01). заявл. 24.05.2017; опубл. 07.05.2018.) содержащее синхронизирующий вход, вход первого сомножителя, входы устройства разрядов второго сомножителя, переключатели, блоки умножения фазы на два в степени, блоки сложения фаз, выход. Недостаток устройства - низкие функциональные возможности.It is also known a device (US Pat. 2653310 C1 Russian Federation, IPC G06F 7/72 (2006.01). Appl. 05/24/2017; publ. 05/07/2018.) Containing a synchronizing input, the input of the first factor, the inputs of the second factor bit device, switches, blocks multiplying the phase by two to the power, blocks of adding phases, output. The disadvantage of the device is low functionality.

Наиболее близким к заявляемому является изобретение (пат. 2656992 С1 Российская Федерация, МПК G06F 7/72 (2006.01). заявл. 24.05.2017; опубл. 07.06.2018.), содержащее синхронизирующий вход, входы первого и второго операнда, вход номера операции, мультиплексор, блоки памяти, дешифратор, фазовращатели на фиксированное значение фазы 2π/m, фазированные ключи, управляемые фазовращатели, сумматоры, результирующий сумматор, выход.The closest to the claimed invention is an invention (Pat. 2656992 C1 Russian Federation, IPC G06F 7/72 (2006.01). Appl. 24.05.2017; publ. 07.06.2018.), Containing a synchronizing input, inputs of the first and second operand, input of the operation number , multiplexer, memory blocks, decoder, phase shifters for a fixed phase value 2π / m, phased switches, controlled phase shifters, adders, resulting adder, output.

Недостаток - большие аппаратные издержки на выполнение мультипликативной операции. Это определяется алгоритмом функционирования устройства и структурой составляющих его узлов.The disadvantage is the large hardware overhead for performing the multiplicative operation. This is determined by the operation algorithm of the device and the structure of its constituent units.

Техническая задача, на решение которой направлено заявляемое устройство, состоит в возможности выполнения операции умножения с двумя числами модулярной системы счисления при более простой конструкции.The technical problem to be solved by the claimed device consists in the possibility of performing the multiplication operation with two numbers of the modular number system with a simpler design.

Технический результат выражается в сокращении аппаратных затрат.The technical result is expressed in the reduction of hardware costs.

Технический результат достигается тем, что в устройство для умножения чисел по модулю m, содержащее синхронизирующий вход устройства, входы устройства первого и второго операнда, m фазовращателей на фиксированное значение фазы 2π/m, m фазированных ключей, результирующий сумматор, выход устройства, введены m-1 сумматоров фаз, при этом синхронизирующий вход устройства объединен с первыми входами сумматоров фаз, а также входом первого фазовращателя на фиксированное значение фазы 2π/m, вход устройства первого операнда объединен с вторыми входами фазированных ключей, вход устройства второго операнда объединен с третьим входом первого фазированного ключа, вторым входом первого сумматора фаз, а также третьими входами всех сумматоров фаз, при этом выходы фазовращателей на фиксированное значение фазы 2π/m соединены с первыми входами соответствующих фазированных ключей, выходы которых соединены с соответствующими входами результирующего сумматора, выход которого объединен с выходом устройства, выход s-го фазовращателя на фиксированное значение фазы 2 π/m

Figure 00000001
также соединен с входом s+1-го фазовращателя на фиксированное значение фазы 2π/m, при этом выход s-го сумматора фаз
Figure 00000001
соединен с третьим входом s+1-го фазированного ключа, при этом выход t-го сумматора фаз
Figure 00000002
также соединен с вторым входом t+1-го сумматора фаз.The technical result is achieved by the fact that in the device for multiplying numbers modulo m, containing the synchronizing input of the device, the inputs of the device of the first and second operand, m phase shifters for a fixed phase value 2π / m, m phased keys, the resulting adder, the output of the device, m- 1 phase adders, while the synchronizing input of the device is combined with the first inputs of the phase adders, as well as the input of the first phase shifter to a fixed phase value of 2π / m, the input of the device of the first operand is combined with the second inputs of the phased switches, the input of the device of the second operand is combined with the third input of the first phased key, the second input of the first phase adder, as well as the third inputs of all phase adders, while the outputs of the phase shifters to a fixed phase value of 2π / m are connected to the first inputs of the corresponding phased keys, the outputs of which are connected to the corresponding inputs of the resulting adder, the output of which is combined with the output of the device , in output of the s-th phase shifter to a fixed value of phase 2 π / m
Figure 00000001
also connected to the input of the s + 1-st phase shifter for a fixed phase value of 2π / m, while the output of the s-th phase adder
Figure 00000001
connected to the third input of the s + 1-st phased switch, while the output of the t-th phase adder
Figure 00000002
also connected to the second input of the t + 1-th phase adder.

На фиг. 1 представлена структурная схема устройства для умножения чисел по модулю m.FIG. 1 shows a block diagram of a device for multiplying numbers modulo m.

Сущность изобретения формируется простейшим алгоритмом умножения, заключающимся в последовательном сложении по модулю первого операнда с самим собой и выборе нужного результата через второй операнд.The essence of the invention is formed by the simplest multiplication algorithm, which consists in sequential addition modulo the first operand with itself and choosing the desired result through the second operand.

Сокращение аппаратных затрат по сравнению с прототипом выражено устранением из конструкции: линий задержек на основе фазовращателей как управляемых, так и на фиксированное значение, m сумматоров, а также m фазированных ключей (патент РФ №2656992, фиг. 2), которые по объему элементов превосходят введенных в новое устройство сумматоров фаз (патент РФ №2653310, фиг. 3).The reduction in hardware costs in comparison with the prototype is expressed by the elimination from the design of: delay lines based on phase shifters, both controlled and at a fixed value, m adders, as well as m phased keys (RF patent No. 2656992, Fig. 2), which in terms of the volume of elements exceed introduced into the new device phase adders (RF patent No. 2653310, Fig. 3).

Следует заметить, что разветвление сигнальных линий СВЧ на фиг. 1, должно сопровождаться наличием делителя мощности и усилителей для увеличения амплитуды гармоник до единичного значения, но для упрощения схем данные элементы опущены.It should be noted that the branching of the microwave signal lines in FIG. 1, should be accompanied by a power divider and amplifiers to increase the amplitude of harmonics to unity, but these elements are omitted to simplify the circuits.

Показанная на фиг. 1 структурная схема устройства для умножения чисел по модулю m содержит синхронизирующий вход устройства 1, входы устройства первого 2 и второго 3 операнда, сумматоры фаз 4.1-4.m-1, фазовращатели на фиксированное значение фазы 2π/m 5.1-5.m, фазированные ключи 6.1-6.m, результирующий сумматор 7, выход устройства 8.Shown in FIG. 1 a block diagram of a device for multiplying numbers modulo m contains a synchronizing input of device 1, inputs of the first 2 and second 3 operands, phase adders 4.1-4.m-1, phase shifters for a fixed phase value 2π / m 5.1-5.m, phased keys 6.1-6.m, resulting adder 7, device output 8.

Синхронизирующий вход устройства 1 объединен с первыми входами сумматоров фаз 4.1-4.m-1, а также входом первого фазовращателя на фиксированное значение фазы 2π/m 5.1, вход устройства первого операнда 2 объединен с вторыми входами фазированных ключей 6.1-6.m, вход устройства второго операнда 3 объединен с третьим входом первого фазированного ключа 6.1, вторым входом первого сумматора фаз 4.1, а также третьими входами всех сумматоров фаз 4.1-4.m-1, при этом выходы фазовращателей на фиксированное значение фазы 2π/m 5.1-5.m соединены с первыми входами соответствующих фазированных ключей 6.1-6.m, выходы которых соединены с соответствующими входами результирующего сумматора 7, выход которого объединен с выходом устройства 8, выход фазовращателя на фиксированное значение фазы 2π/m 5.s

Figure 00000001
также соединен с входом фазовращателя на фиксированное значение фазы 2π/m 5.s+1, при этом выход сумматора фаз 4.s
Figure 00000001
соединен с третьим входом фазированного ключа 6.s+1, при этом выход сумматора фаз 4.t
Figure 00000002
также соединен с вторым входом сумматора фаз 4.t+1.The synchronizing input of device 1 is combined with the first inputs of the phase adders 4.1-4.m-1, as well as the input of the first phase shifter for a fixed phase value 2π / m 5.1, the input of the device of the first operand 2 is combined with the second inputs of the phased switches 6.1-6.m, the input devices of the second operand 3 is combined with the third input of the first phased switch 6.1, the second input of the first phase adder 4.1, as well as the third inputs of all phase adders 4.1-4.m-1, while the outputs of the phase shifters to a fixed phase value of 2π / m 5.1-5. m are connected to the first inputs of the corresponding phased switches 6.1-6.m, the outputs of which are connected to the corresponding inputs of the resulting adder 7, the output of which is combined with the output of the device 8, the output of the phase shifter to a fixed phase value 2π / m 5.s
Figure 00000001
also connected to the input of the phase shifter for a fixed phase value of 2π / m 5.s + 1, while the output of the phase adder 4.s
Figure 00000001
connected to the third input of the phased switch 6.s + 1, while the output of the phase adder 4.t
Figure 00000002
also connected to the second input of the 4.t + 1 phase combiner.

Работа устройства начинается с подачи на входы гармоник одной частоты:The operation of the device begins with the supply of harmonics of the same frequency to the inputs:

- синхронизирующий S1=sin (ωt),- synchronizing S 1 = sin (ωt),

- первый операнд S2=sin (ωt+2π⋅γa/m),- the first operand S 2 = sin (ωt + 2π⋅γ a / m),

- второй операнд S3=sin (ωt+2π⋅γb/m),- the second operand S 3 = sin (ωt + 2π⋅γ b / m),

где γa и γb - вычеты по модулю m над которыми осуществляется операция умножения. Второй операнд претерпевает m-1 операций сложения по модулю в результате чего на выходах блоков 4.1-4.m-1 формируются сигналы:where γ a and γ b are residues modulo m over which the multiplication operation is performed. The second operand undergoes m-1 modulo addition operations, as a result of which signals are generated at the outputs of blocks 4.1-4.m-1:

S4.1=sin (ωt+2π⋅2π⋅γb/m),S 4.1 = sin (ωt + 2π⋅2π⋅γ b / m),

54.2=sin (ωt+2π⋅3π⋅γb/m),5 4.2 = sin (ωt + 2π⋅3π⋅γ b / m),

…...

S4.m-1=sin (ωt)S 4.m-1 = sin (ωt)

На выходах фазовращателей на фиксированное значение фазы 2π/m формируются сигналы:At the outputs of the phase shifters for a fixed phase value of 2π / m, signals are generated:

S5.1=sin (ωt+2π⋅1/m),S 5.1 = sin (ωt + 2π⋅1 / m),

55.2=sin (ωt+2π⋅2/m),5 5.2 = sin (ωt + 2π⋅2 / m),

…...

55.m=sin (ωt),5 5.m = sin (ωt),

которые сравниваются фазированными ключами 6.1-6.m со значением первого операнда, и если наблюдается равенство, то на один из входов результирующего сумматора 7 проходит гармоника от соответствующего сумматора фаз или значение второго операнда (если γа=1). Складываясь с нулевыми уровнями от других ключей, на выходе устройства формируется результат:which are compared by phased keys 6.1-6.m with the value of the first operand, and if equality is observed, then a harmonic from the corresponding phase adder or the value of the second operand (if γ a = 1) passes to one of the inputs of the resulting adder 7. Adding together with zero levels from other keys, the result is formed at the output of the device:

S8=sin[ωt+2π⋅(γа⋅γb)mod m/m].S 8 = sin [ωt + 2π⋅ (γ a ⋅ γ b ) mod m / m].

Пример.Example.

На входы подаются гармоники одной частоты:Harmonics of the same frequency are fed to the inputs:

- синхронизирующий S1=sin (ωt),- synchronizing S 1 = sin (ωt),

- первый операнд S2=sin (ωt+2π⋅2/5),- the first operand S 2 = sin (ωt + 2π⋅2 / 5),

- второй операнд S3=sin (ωt+2π⋅3/5),- the second operand S 3 = sin (ωt + 2π⋅3 / 5),

где значения вычетов по модулю 5 соответственно равны 2 и 3. Второй операнд претерпевает четыре операций сложения по модулю с самим собой, в результате чего на выходах блоков 4.1-4.4 формируются сигналы:where the values of the residues modulo 5 are respectively equal to 2 and 3. The second operand undergoes four operations of addition modulo with itself, as a result of which signals are generated at the outputs of blocks 4.1-4.4:

S4.1=sin (ωt +2π⋅1/5),S 4.1 = sin (ωt + 2π⋅1 / 5),

S4.2=sin (ωt+2π⋅4/5),S 4.2 = sin (ωt + 2π⋅4 / 5),

S4.3=sin (ωt+2π⋅2/5),S 4.3 = sin (ωt + 2π⋅2 / 5),

54.4=sin (ωt).5 4.4 = sin (ωt).

На выходах фазовращателей на фиксированное значение фазы 2π/5 формируются сигналы:At the outputs of the phase shifters for a fixed phase value of 2π / 5, signals are generated:

S5.1=sin (ωt+2π⋅1/5),S 5.1 = sin (ωt + 2π⋅1 / 5),

55.2=sin (ωt+2π⋅2/5),5 5.2 = sin (ωt + 2π⋅2 / 5),

S5.3=sin (ωt+2π⋅3/5),S 5.3 = sin (ωt + 2π⋅3 / 5),

S5.4=sin (ωt+2π⋅4/5),S 5.4 = sin (ωt + 2π⋅4 / 5),

S5.5=sin (ωt),S 5.5 = sin (ωt),

которые сравниваются фазированными ключами 6.1-6.5 со значением первого операнда, и т.к. S2=S5.2, то на второй вход результирующего сумматора 7 проходит гармоника от сумматора фаз 4.1. Складываясь с нулевыми уровнями от других ключей, на выходе устройства формируется результат:which are compared with the phased keys 6.1-6.5 with the value of the first operand, and since S 2 = S 5.2 , then a harmonic from the phase adder 4.1 passes to the second input of the resulting adder 7. Adding together with zero levels from other keys, the result is formed at the output of the device:

S8=sin (ωt+2π⋅1/5)=sin [ωt+2π⋅(2⋅3)mod 5/5].S 8 = sin (ωt + 2π⋅1 / 5) = sin [ωt + 2π⋅ (2⋅3) mod 5/5].

Полученное устройство отражает принципы построения арифметических блоков для спецпроцессоров, работающих с дискретно-фазированной формой представления чисел системы остаточных классов. С точки зрения практического применения устройство реализует возможность построения аналоговых вычислителей СВЧ диапазона, превосходящих по быстродействию современный уровень ЭВМ.The resulting device reflects the principles of constructing arithmetic units for special processors operating with a discrete-phased form of representing the numbers of the residual class system. From the point of view of practical application, the device realizes the possibility of constructing analog computers of the microwave range, surpassing the speed of the modern computer level.

Claims (1)

Устройство для умножения чисел по модулю m, содержащее синхронизирующий вход устройства, входы устройства первого и второго операнда, m фазовращателей на фиксированное значение фазы 2π/m, m фазированных ключей, результирующий сумматор, выход устройства, отличающееся тем, что введены m-1 сумматоров фаз, при этом синхронизирующий вход устройства объединен с первыми входами сумматоров фаз, а также входом первого фазовращателя на фиксированное значение фазы 2π/m, вход устройства первого операнда объединен со вторыми входами фазированных ключей, вход устройства второго операнда объединен с третьим входом первого фазированного ключа, вторым входом первого сумматора фаз, а также третьими входами всех сумматоров фаз, при этом выходы фазовращателей на фиксированное значение фазы 2π/m соединены с первыми входами соответствующих фазированных ключей, выходы которых соединены с соответствующими входами результирующего сумматора, выход которого объединен с выходом устройства, выход s-го фазовращателя на фиксированное значение фазы 2π/m
Figure 00000003
также соединен с входом s+1-го фазовращателя на фиксированное значение фазы 2π/m, при этом выход s-го сумматора фаз
Figure 00000003
соединен с третьим входом s+1-го фазированного ключа, при этом выход t-го сумматора фаз
Figure 00000004
также соединен со вторым входом t+1-го сумматора фаз.A device for multiplying numbers modulo m, containing a synchronizing input of the device, the inputs of the first and second operand, m phase shifters for a fixed phase value of 2π / m, m phased keys, a resulting adder, an output of the device, characterized in that m-1 phase adders are introduced , while the synchronizing input of the device is combined with the first inputs of the phase adders, as well as the input of the first phase shifter for a fixed phase value of 2π / m, the input of the device of the first operand is combined with the second inputs of the phased switches, the input of the device of the second operand is combined with the third input of the first phased switch, the second the input of the first phase adder, as well as the third inputs of all phase adders, while the outputs of the phase shifters to a fixed phase value of 2π / m are connected to the first inputs of the corresponding phased switches, the outputs of which are connected to the corresponding inputs of the resulting adder, the output of which is combined with the output of the device, the output s -th phase shifter i to a fixed phase value of 2π / m
Figure 00000003
also connected to the input of the s + 1-st phase shifter for a fixed phase value of 2π / m, while the output of the s-th phase adder
Figure 00000003
connected to the third input of the s + 1-st phased switch, while the output of the t-th phase adder
Figure 00000004
also connected to the second input of the t + 1-th phase adder.
RU2020126621A 2020-08-07 2020-08-07 Device for multiplying numbers modulo m RU2748744C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020126621A RU2748744C1 (en) 2020-08-07 2020-08-07 Device for multiplying numbers modulo m

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020126621A RU2748744C1 (en) 2020-08-07 2020-08-07 Device for multiplying numbers modulo m

Publications (1)

Publication Number Publication Date
RU2748744C1 true RU2748744C1 (en) 2021-05-31

Family

ID=76301416

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020126621A RU2748744C1 (en) 2020-08-07 2020-08-07 Device for multiplying numbers modulo m

Country Status (1)

Country Link
RU (1) RU2748744C1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030031316A1 (en) * 2001-06-08 2003-02-13 Langston R. Vaughn Method and system for a full-adder post processor for modulo arithmetic
RU2653310C1 (en) * 2017-05-24 2018-05-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") Device for multiplication of number by modulus on constant
RU2653263C1 (en) * 2017-07-24 2018-05-07 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Arithmetic-logic device for number module multiplication
RU2656992C1 (en) * 2017-05-24 2018-06-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") Arithmetic device by m module
RU2711051C1 (en) * 2019-05-24 2020-01-14 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Arithmetic logic unit for addition, subtraction and multiplication of numbers modulo

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030031316A1 (en) * 2001-06-08 2003-02-13 Langston R. Vaughn Method and system for a full-adder post processor for modulo arithmetic
RU2653310C1 (en) * 2017-05-24 2018-05-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") Device for multiplication of number by modulus on constant
RU2656992C1 (en) * 2017-05-24 2018-06-07 федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") Arithmetic device by m module
RU2653263C1 (en) * 2017-07-24 2018-05-07 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Arithmetic-logic device for number module multiplication
RU2711051C1 (en) * 2019-05-24 2020-01-14 федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" Arithmetic logic unit for addition, subtraction and multiplication of numbers modulo

Similar Documents

Publication Publication Date Title
Aggarwal et al. Concept, design, and implementation of reconfigurable CORDIC
CN105354006A (en) Quick operation device and method of nonlinear function
Sakiyama et al. Tripartite modular multiplication
Živaljević et al. Digital filter implementation based on the RNS with diminished-1 encoded channel
KR940001147B1 (en) OPERATING METHOD AND APPARATUS FOR GF(2m)
Bankas et al. A new efficient FPGA design of residue-to-binary converter
RU2748744C1 (en) Device for multiplying numbers modulo m
RU2653310C1 (en) Device for multiplication of number by modulus on constant
Langhammer et al. Efficient FPGA modular multiplication implementation
KR100935858B1 (en) Reconfigurable Arithmetic Operator and High Efficiency Processor having the Same
Hosseinzadeh et al. A novel multiple valued logic OHRNS modulo rn adder circuit
RU2656992C1 (en) Arithmetic device by m module
Mukhopadhyay et al. Revisiting FPGA implementation of montgomery multiplier in redundant number system for efficient ECC application in GF (p)
Anguraj et al. Design and implementation of modified BCD digit multiplier for digit-by-digit decimal multiplier
Gowreesrinivas et al. Comparative study on performance of single precision floating point multiplier using vedic multiplier and different types of adders
Vardhan et al. A critical look at modular adders using residue number system
RU2748743C1 (en) Arithmetic device modulo m
Hiasat A Suggestion for a Fast Residue Multiplier for a Family of Moduli of the Form (2 n−(2 p±1))
Safari et al. Novel implementation of full adder based scaling in Residue Number Systems
Efstathiou et al. On the design of configurable modulo 2n±1 residue generators
RU2744475C1 (en) Digital-to-analog converter
RU2653312C1 (en) Device for addition of k numbers by module m
Hiasat Efficient residue to binary converter
Sharoun Residue number system (RNS)
Bader et al. A binary to residue conversion using new proposed non-coprime moduli set