RU2698410C1 - Digital-to-analogue conversion device - Google Patents
Digital-to-analogue conversion device Download PDFInfo
- Publication number
- RU2698410C1 RU2698410C1 RU2018109652A RU2018109652A RU2698410C1 RU 2698410 C1 RU2698410 C1 RU 2698410C1 RU 2018109652 A RU2018109652 A RU 2018109652A RU 2018109652 A RU2018109652 A RU 2018109652A RU 2698410 C1 RU2698410 C1 RU 2698410C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- binary code
- digital
- bit binary
- analog
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Abstract
Description
Изобретение относится к устройствам цифро-аналогового преобразования и может быть использовано при построении быстродействующих высокоточных цифро-аналоговых преобразователей.The invention relates to digital-to-analogue conversion devices and can be used in the construction of high-speed high-precision digital-to-analogue converters.
Известен сегментированный цифро-аналоговый преобразователь [Цифро-аналоговый преобразователь и способ его калибровки. Патент RU 2568323, С1, МПК, дата публикации 24.10.2010], состоящий из сегментированного N-разрядного ЦАП, включающего ЦАП старших разрядов, состоящий из одинаковых сегментов, и ЦАП младших разрядов, подключенные к общему источнику опорного напряжения и имеющих общий выход. Недостатком известного устройства является большое время преобразования, обусловленное возможностью смены входного кода на входе устройства только после вывода аналогового сигнала.Known segmented digital-to-analog Converter [Digital-to-analog Converter and method of calibration. Patent RU 2568323, C1, IPC, publication date 10.24.2010], consisting of a segmented N-bit DAC, including high-order DACs, consisting of the same segments, and low-order DACs connected to a common voltage reference source and having a common output. A disadvantage of the known device is the long conversion time, due to the possibility of changing the input code at the input of the device only after the output of the analog signal.
Известно устройство сегментированного цифро-аналогового преобразования [Проектирование систем цифровой и смешанной обработки сигналов. Под ред. Уолта Кестера / Москва: Техносфера, 2011. - 328 с. ISBN 978-5-94836-243-4] взятое за прототип, состоящее из распределителя входного N-разрядного двоичного кода, где вход распределителя является входом устройства, декодера старших разрядов, цифро-аналогового преобразователя, блока управления, формирователя аналогового отчета.A device for segmented digital-to-analog conversion is known [Design of digital and mixed signal processing systems. Ed. Walt Kester / Moscow: Technosphere, 2011 .-- 328 p. ISBN 978-5-94836-243-4] taken as a prototype, consisting of a distributor of an input N-bit binary code, where the input of the distributor is the input of a device, a high-order decoder, a digital-to-analog converter, a control unit, an analogue report generator.
Недостатком данного устройства является большое время преобразования, обусловленное возможностью смены входного кода на входе устройства только после вывода аналогового сигнала.The disadvantage of this device is the long conversion time, due to the possibility of changing the input code at the input of the device only after the output of the analog signal.
Техническим результатом изобретения является сокращение времени цифро-аналогового преобразования за счет разделения входного многоразрядного кода на сегменты и дальнейшего их раздельного преобразования.The technical result of the invention is to reduce the time of digital-to-analog conversion by dividing the input multi-bit code into segments and their further separate conversion.
Указанный технический результат достигается тем, что устройство цифро-аналогового преобразования, содержащее распределитель входного N-разрядного двоичного кода, где вход распределителя является входом устройства, цифро-аналоговый преобразователь, блок управления и формирователь аналогового отчета, согласно изобретению дополнительно введены К делителей входного N-разрядного двоичного кода на сегменты, имеющих М - выходов, где М=K, K - коммутаторов сегментов, K-1 -цифро-аналоговых преобразователей, K - распределителей аналоговых сигналов, К - устройств выборки и хранения, при этом k-ый выход распределителя соединен с входом соответствующего делителя входного N-разрядного двоичного кода, где k=1…K, m-ый выход K-ого делителя соединен с K-ым входом m-ого коммутатора сегментов, выход которого соединен с входом соответствующего ЦАП, выход K-ого ЦАП соединен с входом соответствующего распределителя аналоговых сигналов, m-ый выход K-ого распределителя соединен с K-ым входом m-ого устройства выборки и хранения, выход которого соединен с соответствующим входом формирователя аналогового отчета, выход блока управления соединен с управляющими входами распределителя входного N-разрядного двоичного кода, делителей входного N-разрядного двоичного кода на сегменты, коммутаторов сегментов, распределителей аналоговых сигналов, устройств выборки и хранения, и формирователя аналогового отчета.The specified technical result is achieved by the fact that the digital-to-analog conversion device comprising a distributor of an input N-bit binary code, where the input of the distributor is a device input, a digital-to-analog converter, a control unit and an analog report generator, according to the invention, K input N-divisors are additionally introduced bit binary code for segments having M - outputs, where M = K, K - segment switches, K-1 digital-to-analog converters, K - analog signal distributors, - sampling and storage devices, and the k-th output of the distributor is connected to the input of the corresponding divider of the input N-bit binary code, where k = 1 ... K, the m-th output of the K-th divider is connected to the K-th input of the m-th switch segments, the output of which is connected to the input of the corresponding DAC, the output of the Kth DAC is connected to the input of the corresponding analog signal distributor, the mth output of the Kth distributor is connected to the Kth input of the mth sampling and storage device, the output of which is connected to the corresponding analog shaper input one control unit output is connected to the control inputs of the distributor of the input N-bit binary code divider input N-bit binary code segments switches segments valves analog signals, sampling and storage devices, and report generator analog.
Сущность изобретения заключается в том, что дополнительно введены К делителей входного N-разрядного двоичного кода на сегменты, имеющих М - выходов, где М=K, K - коммутаторов сегментов, K-1 - цифро-аналоговых преобразователей, К - распределителей аналоговых сигналов, K - устройств выборки и хранения, при этом k-ый выход распределителя соединен с входом соответствующего делителя входного N-разрядного двоичного кода, где k=1…K, m-ый выход K-ого делителя соединен с K-ым входом m-ого коммутатора сегментов, выход которого соединен с входом соответствующего ЦАП, выход K-ого ЦАП соединен с входом соответствующего распределителя аналоговых сигналов, m-ый выход K-ого распределителя соединен с K-ым входом m-ого устройства выборки и хранения, выход которого соединен с соответствующим входом формирователя аналогового отчета, выход блока управления соединен с управляющими входами распределителя входного N-разрядного двоичного кода, делителей входного N-разрядного двоичного кода на сегменты, коммутаторов сегментов, распределителей аналоговых сигналов, устройств выборки и хранения, и формирователя аналогового отчета.The essence of the invention lies in the fact that K dividers of the input N-bit binary code into segments having M outputs are additionally introduced, where M = K, K are segment switches, K-1 are digital-to-analog converters, K are analog signal distributors, K - sampling and storage devices, while the k-th output of the distributor is connected to the input of the corresponding divider of the input N-bit binary code, where k = 1 ... K, the m-th output of the K-th divider is connected to the K-th input of the m-th segment switch, the output of which is connected to the input of the corresponding DAC, the output of the K-th DAC is connected to the input of the corresponding analog signal distributor, the m-th output of the K-th distributor is connected to the K-th input of the m-th sampling and storage device, the output of which is connected to the corresponding input of the analogue report generator, the output of the control unit connected to the control inputs of the distributor of the input N-bit binary code, dividers of the input N-bit binary code into segments, switchboards of the segments, distributors of analog signals, sampling and storage devices, and the shaper tax report.
Сущность изобретения поясняется фиг. 1, где на фиг. 1.а представлен алгоритм преобразования двух входных N-разрядных двоичных кодов в аналоговый сигнал в устройстве принятого за прототип. На фиг. 1.а обозначено: 1 - момент времени деления входного N-разрядного двоичного кода на сегменты старших и младших разрядов; 2 - момент времени декодирования старших разрядов входного N-разрядного двоичного кода; 3 - момент времени распределения полученных сегментов старших и младших разрядов для цифро-аналогового преобразования; 4 - момент времени цифро-аналогового преобразования старших разрядов входного N-разрядного двоичного кода; 5 - момент времени цифро-аналогового преобразования младших разрядов входного N-разрядного двоичного кода; 6 - момент времени формирования аналогового отчета входного N-разрядного двоичного кода; 7 - момент времени вывода результата цифро-аналогового преобразования. После преобразования первого входного N-разрядного двоичного кода в аналоговый сигнал, на преобразователь поступает второй N-разрядный двоичный код.The invention is illustrated in FIG. 1, where in FIG. 1.a presents an algorithm for converting two input N-bit binary codes into an analog signal in a device adopted as a prototype. In FIG. 1.а it is indicated: 1 - the time moment of dividing the input N-bit binary code into segments of the upper and lower digits; 2 - time point of decoding the upper bits of the input N-bit binary code; 3 - time point of the distribution of the received segments of the upper and lower digits for digital-to-analog conversion; 4 is a point in time of digital-to-analog conversion of the upper bits of the input N-bit binary code; 5 - time point of digital-to-analog conversion of the least significant bits of the input N-bit binary code; 6 is a point in time for generating an analog report of an input N-bit binary code; 7 - time point for outputting the result of digital-to-analog conversion. After converting the first input N-bit binary code to an analog signal, the second N-bit binary code is sent to the converter.
На фиг. 1.б представлен алгоритм преобразования двух входных N-разрядных двоичных кодов в аналоговый сигнал в устройстве цифро-аналогового преобразования, при использовании деления входного N-разрядного двоичного кода на три сегмента. На фиг. 1.б обозначено: 1.1 - момент времени распределения первого входного N-разрядного двоичного кода; 2.1 - момент времени деления первого входного N-разрядного двоичного кода на три сегмента; 1.2 - момент времени распределения второго входного N-разрядного двоичного кода; 3.1.1 - момент времени распределения первого сегмента первого входного N-разрядного двоичного кода для цифро-аналогового преобразования; 2.2 - момент времени деления второго входного N-разрядного двоичного кода на 3 сегмента; 4.1.1 - момент времени цифро-аналогового преобразования первого сегмента первого входного N-разрядного двоичного кода; 3.1.2 - момент времени распределения второго сегмента первого входного N-разрядного двоичного кода для цифро-аналогового преобразования; 3.2.1 - момент времени распределения первого сегмента второго входного N-разрядного двоичного кода для цифро-аналогового преобразования; 5.1.1 - момент времени распределения аналогового отчета первого сегмента первого входного N-разрядного двоичного кода для записи и хранения; 4.1.2 - момент времени цифро-аналогового преобразования второго сегмента первого входного N-разрядного двоичного кода; 3.1.3 - момент времени распределения третьего сегмента первого входного N-разрядного двоичного кода для цифро-аналогового преобразования; 4.2.1 - момент времени цифро-аналогового преобразования первого сегмента второго входного N-разрядного двоичного кода; 3.2.2 - момент времени распределения второго сегмента второго входного N-разрядного двоичного кода для цифро-аналогового преобразования; 6.1.1 - момент времени записи и хранения результата цифро-аналогового преобразования первого сегмента первого входного N-разрядного двоичного кода; 5.1.2 - момент времени распределения аналогового отчета второго сегмента первого входного N - разрядного двоичного кода для записи и хранения; 4.1.3 - момент времени цифро-аналогового преобразования третьего сегмента первого входного N-разрядного двоичного кода; 5.2.1 - момент времени распределения аналогового отчета первого сегмента второго входного N - разрядного двоичного кода для записи и хранения; 4.2.2 - момент времени цифро-аналогового преобразования второго сегмента второго входного N-разрядного двоичного кода; 3.2.3 - момент времени распределения третьего сегмента второго входного N-разрядного двоичного кода для цифро-аналогового преобразования; 6.1.2 - момент времени записи и хранения результата цифро-аналогового преобразования второго сегмента первого входного N-разрядного двоичного кода; 5.1.3 - момент времени распределения аналогового отчета третьего сегмента первого входного N -разрядного двоичного кода для записи и хранения; 6.2.1 - момент времени записи и хранения результата цифро-аналогового преобразования первого сегмента второго входного N-разрядного двоичного кода; 5.2.2 - момент времени распределения аналогового отчета второго сегмента второго входного N - разрядного двоичного кода для записи и хранения; 4.2.3 -момент времени цифро-аналогового преобразования третьего сегмента второго входного N-разрядного двоичного кода; 6.1.3 - момент времени записи и хранения результата цифро-аналогового преобразования третьего сегмента первого входного N-разрядного двоичного кода; 6.2.2 - момент времени записи и хранения результата цифро-аналогового преобразования второго сегмента второго входного N-разрядного двоичного кода; 5.2.3 -момент времени распределения аналогового отчета третьего сегмента второго входного N - разрядного двоичного кода для записи и хранения; 7.1 -момент времени вывода результата цифро-аналогового преобразования отчета первого входного N-разрядного двоичного кода; 6.2.3 - момент времени записи и хранения результата цифро-аналогового преобразования третьего сегмента второго входного N-разрядного двоичного кода; 7.2 -момент времени вывода результата цифро-аналогового преобразования отчета второго входного N-разрядного двоичного кода.In FIG. 1.b presents an algorithm for converting two input N-bit binary codes to an analog signal in a digital-to-analog conversion device, using dividing the input N-bit binary code into three segments. In FIG. 1.b marked: 1.1 - the time point of the distribution of the first input N-bit binary code; 2.1 - the time point of dividing the first input N-bit binary code into three segments; 1.2 is the timing of the distribution of the second input N-bit binary code; 3.1.1 - time distribution of the first segment of the first input N-bit binary code for digital-to-analog conversion; 2.2 - the time point of dividing the second input N-bit binary code into 3 segments; 4.1.1 - the time point of digital-to-analog conversion of the first segment of the first input N-bit binary code; 3.1.2 - time distribution of the second segment of the first input N-bit binary code for digital-to-analog conversion; 3.2.1 - time distribution of the first segment of the second input N-bit binary code for digital-to-analog conversion; 5.1.1 - time distribution of the analog report of the first segment of the first input N-bit binary code for recording and storage; 4.1.2 - time point of digital-to-analog conversion of the second segment of the first input N-bit binary code; 3.1.3 - time distribution of the third segment of the first input N-bit binary code for digital-to-analog conversion; 4.2.1 - the time of digital-to-analog conversion of the first segment of the second input N-bit binary code; 3.2.2 - the time point of the distribution of the second segment of the second input N-bit binary code for digital-to-analog conversion; 6.1.1 - the time point of recording and storing the result of digital-to-analog conversion of the first segment of the first input N-bit binary code; 5.1.2 - the time point of the distribution of the analog report of the second segment of the first input N - bit binary code for recording and storage; 4.1.3 - time point of digital-to-analog conversion of the third segment of the first input N-bit binary code; 5.2.1 - the time point of the distribution of the analog report of the first segment of the second input N - bit binary code for recording and storage; 4.2.2 - time point of digital-to-analog conversion of the second segment of the second input N-bit binary code; 3.2.3 - distribution time point of the third segment of the second input N-bit binary code for digital-to-analog conversion; 6.1.2 - the time point of recording and storing the result of digital-to-analog conversion of the second segment of the first input N-bit binary code; 5.1.3 - the time point of the distribution of the analog report of the third segment of the first input N-bit binary code for recording and storage; 6.2.1 - time point of recording and storing the result of digital-to-analog conversion of the first segment of the second input N-bit binary code; 5.2.2 - the time point of the distribution of the analog report of the second segment of the second input N - bit binary code for recording and storage; 4.2.3 - the time of digital-to-analog conversion of the third segment of the second input N-bit binary code; 6.1.3 - the time point of recording and storing the result of digital-to-analog conversion of the third segment of the first input N-bit binary code; 6.2.2 - time point of recording and storing the result of digital-to-analog conversion of the second segment of the second input N-bit binary code; 5.2.3 - time distribution of the analog report of the third segment of the second input N - bit binary code for recording and storage; 7.1 is the time instant for outputting the result of the digital-to-analog conversion of the report of the first input N-bit binary code; 6.2.3 - the time point of recording and storing the result of digital-to-analog conversion of the third segment of the second input N-bit binary code; 7.2 is the time instant for outputting the result of the digital-to-analog conversion of the report of the second input N-bit binary code.
Из фиг. 1 видно, что общее число тактов необходимое для цифро-аналогового преобразования двух N-разрядных двоичных кодов, в устройстве, принятом за прототип, соответствует 14, а число управляющих тактов, для преобразования двух N-разрядных двоичных кодов, в предлагаемом устройстве, соответствует 10. Если принять количество входных кодов равное трем, то число тактов для преобразования, в устройстве, принятом за прототип, будет соответствовать 21, когда в предлагаемом устройстве число тактов будет равно 11.From FIG. 1 it can be seen that the total number of clock cycles required for digital-to-analog conversion of two N-bit binary codes in the device adopted as a prototype corresponds to 14, and the number of control clocks for converting two N-bit binary codes in the proposed device corresponds to 10 If we take the number of input codes equal to three, then the number of clock cycles for conversion in the device adopted as a prototype will correspond to 21, when in the proposed device the number of clock cycles will be 11.
Структурная схема устройства приведена на фиг. 2, где обозначено: 8 -распределитель N-разрядного входного двоичного кода; 9.1-9.K - делитель входного кода на K сегментов; 10.1 - 10.K - коммутатор сегментов двоичного кода; 11.1-11.K - преобразователь входной последовательности сегментов двоичного кода в аналоговый сигнал; 12.1-12.K - распределитель аналоговых сигналов; 13.1-13.K - устройство выборки и хранения; 14 - формирователь аналогового отчета; 15 - блок управления. Назначение блоков делителя входного кода на K сегментов 9.1-9.K, коммутатора сегментов двоичного кода 10.1-10.K, преобразователя входной последовательности сегментов двоичного кода в аналоговый сигнал 11.1-11.K, распределителя аналоговых сигналов 12.1-12.K; устройства выборки и хранения 13.1-13.K ясны из их названия.The block diagram of the device is shown in FIG. 2, where it is indicated: 8-distributor of N-bit input binary code; 9.1-9.K - input code divider into K segments; 10.1 - 10.K - binary code segment switch; 11.1-11.K - converter of the input sequence of binary code segments into an analog signal; 12.1-12.K - analog signal distributor; 13.1-13.K - sampling and storage device; 14 - shaper analog report; 15 - control unit. The assignment of blocks of the divider of the input code into K segments 9.1-9.K, the switch of binary code segments 10.1-10.K, the converter of the input sequence of binary code segments into an analog signal 11.1-11.K, the analog signal distributor 12.1-12.K; sampling and storage devices 13.1-13.K are clear from their name.
Устройство работает следующим образом: на вход устройства поступает последовательность N-разрядных двоичных кодов, в блоке 8 происходит распределение входных N-разрядных двоичных кодов на блоки делителей входных N-разрядных двоичных кодов 9.1-9.К на K-сегменты, в которых происходит деление двоичных кодов на K сегментов. Сегменты, со всех делителей входного N-разрядного двоичного кода, поступают на коммутаторы сегментов двоичного кода 10.1-10.K, с которых сигналы поступают на преобразователи входной последовательности сегментов двоичного кода в аналоговый сигнал 11.1-11.К. Аналоговые сигналы, с преобразователей входной последовательности сегментов двоичного кода в аналоговый сигнал, поступают на распределители аналогового сигнала 12.1-12.K, которые распределяют полученные аналоговые сигналы сегментов на соответствующие устройства выборки и хранения 13.1-13.К, с выходов которых сигналы поступают на формирователь аналогового отчета 14, на выходе которого происходит вывод результата цифро-аналогового преобразования входного N-разрядного двоичного кода. На управляющие входы распределителя N-разрядного входного двоичного кода, коммутаторов выборок двоичного кода, распределителей аналоговых сигналов и устройств выборки и хранения поступают тактовые сигналы с блока управления 15.The device operates as follows: the input of the device receives a sequence of N-bit binary codes, in
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018109652A RU2698410C1 (en) | 2018-03-19 | 2018-03-19 | Digital-to-analogue conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018109652A RU2698410C1 (en) | 2018-03-19 | 2018-03-19 | Digital-to-analogue conversion device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2698410C1 true RU2698410C1 (en) | 2019-08-26 |
Family
ID=67733794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2018109652A RU2698410C1 (en) | 2018-03-19 | 2018-03-19 | Digital-to-analogue conversion device |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2698410C1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1064453A1 (en) * | 1981-03-12 | 1983-12-30 | Московский Ордена Ленина И Ордена Октябрьской Революции Энергетический Институт | Digital/analog converter |
| US5323159A (en) * | 1990-04-20 | 1994-06-21 | Nakamichi Corporation | Digital/analog converter |
| US20070001888A1 (en) * | 2005-06-30 | 2007-01-04 | Dieter Draxelmayr | Multi-channel digital/analog converter arrangement |
| US20100225518A1 (en) * | 2006-11-07 | 2010-09-09 | Yusuke Tokunaga | Digital/analog converter circuit |
| RU102443U1 (en) * | 2010-09-17 | 2011-02-27 | Государственное образовательное учреждение высшего профессионального образования "Московский государственный университет путей сообщения" (МИИТ) | MULTI-CHANNEL DIGITAL ANALOG SIGNAL CONVERTER |
| RU2568323C2 (en) * | 2013-08-01 | 2015-11-20 | Юрий Владимирович Агрич | Digital-to-analogue converter and method for calibration thereof |
-
2018
- 2018-03-19 RU RU2018109652A patent/RU2698410C1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1064453A1 (en) * | 1981-03-12 | 1983-12-30 | Московский Ордена Ленина И Ордена Октябрьской Революции Энергетический Институт | Digital/analog converter |
| US5323159A (en) * | 1990-04-20 | 1994-06-21 | Nakamichi Corporation | Digital/analog converter |
| US20070001888A1 (en) * | 2005-06-30 | 2007-01-04 | Dieter Draxelmayr | Multi-channel digital/analog converter arrangement |
| US20100225518A1 (en) * | 2006-11-07 | 2010-09-09 | Yusuke Tokunaga | Digital/analog converter circuit |
| RU102443U1 (en) * | 2010-09-17 | 2011-02-27 | Государственное образовательное учреждение высшего профессионального образования "Московский государственный университет путей сообщения" (МИИТ) | MULTI-CHANNEL DIGITAL ANALOG SIGNAL CONVERTER |
| RU2568323C2 (en) * | 2013-08-01 | 2015-11-20 | Юрий Владимирович Агрич | Digital-to-analogue converter and method for calibration thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Candy | A use of limit cycle oscillations to obtain robust analog-to-digital converters | |
| US4447803A (en) | Offset digital dither generator | |
| US4890106A (en) | Apparatus and methods for digital-to-analog conversion using modified LSB switching | |
| EP2993789A1 (en) | Efficient analog to digital converter | |
| US5841384A (en) | Non-linear digital-to-analog converter and related high precision current sources | |
| KR20150122284A (en) | Successive approximation register and single-slope analog-digital converting apparatus and method, and cmos image sensor thereof | |
| RU2698410C1 (en) | Digital-to-analogue conversion device | |
| US20190149164A1 (en) | Systems and methods for digital excess loop delay compensation in a continuous time delta sigma modulator | |
| JP2008092134A (en) | Digital/analog conversion circuit | |
| CN106899304B (en) | Multi-bit sigma-delta modulator based on data weight averaging method and modulation method | |
| Sengupta et al. | A widely reconfigurable piecewise-linear ADC for information-aware quantization | |
| Vun et al. | RNS encoding based folding ADC | |
| US3846787A (en) | Time division multiplexer employing digital gates and a digital-to-analog converter | |
| JP6422073B2 (en) | A / D conversion circuit | |
| CN109639276B (en) | Double-time-interleaved current-steering DAC with DRRZ correction function | |
| WO2015090181A1 (en) | Dynamic element match method and device | |
| SU423237A1 (en) | METHOD OF CODE ANALOG TRANSFORMATION | |
| USRE34660E (en) | Apparatus and methods for digital-to-analog conversion using modified LSB switching | |
| US9035810B1 (en) | System and method for digital-to-analog converter calibration | |
| Lorente Sanjurjo | Analysis and design of converters in Matlab | |
| RU2569809C1 (en) | Device of conveyor analogue-to-digital conversion | |
| RU2771066C1 (en) | Multi-channel analog-to-digital converter | |
| RU2550591C1 (en) | Integrating voltage analogue-to-digital conversion method | |
| RU2646356C1 (en) | Analogue-to-digital converter | |
| JP2012151556A (en) | Da conversion device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20210320 |