RU2676238C1 - Parallel probabilistic adder - Google Patents

Parallel probabilistic adder Download PDF

Info

Publication number
RU2676238C1
RU2676238C1 RU2017127067A RU2017127067A RU2676238C1 RU 2676238 C1 RU2676238 C1 RU 2676238C1 RU 2017127067 A RU2017127067 A RU 2017127067A RU 2017127067 A RU2017127067 A RU 2017127067A RU 2676238 C1 RU2676238 C1 RU 2676238C1
Authority
RU
Russia
Prior art keywords
counter
result
output
uniformly distributed
inputs
Prior art date
Application number
RU2017127067A
Other languages
Russian (ru)
Inventor
Николай Евгеньевич Сапожников
Евгений Олегович Лукашенко
Дмитрий Владимирович Моисеев
Original Assignee
Федеральное государственное бюджетное военно-образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное военно-образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации filed Critical Федеральное государственное бюджетное военно-образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации
Priority to RU2017127067A priority Critical patent/RU2676238C1/en
Application granted granted Critical
Publication of RU2676238C1 publication Critical patent/RU2676238C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16Z—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS, NOT OTHERWISE PROVIDED FOR
    • G16Z99/00—Subject matter not provided for in other main groups of this subclass

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

FIELD: measuring equipment.SUBSTANCE: invention relates to the field of automation and measurement technology. Parallel probabilistic adder includes an n-bit result counter, an n-bit result register, a K-bit counter for the number of tests, a pseudorandom uniformly distributed number generator, and a multiplexer for M LogQ control inputs, to which a random uniformly distributed signal comes from a generator of pseudo-random uniformly distributed numbers, and Q informational probability mappings of the terms are fed to the information inputs, the output of the multiplexer is connected to the input of the result counter, the parallel outputs of which are loaded on the parallel inputs of the result register of the same bitness, to the permitting input of which the output of the counter of the number of tests is connected, to the "shift to the left" input of the result register LogQ of shift pulses is consistently supplied, and the synchronization inputs of the counter of the number of tests and the generator of pseudorandom uniformly distributed numbers are supplied with a clock signal from the clock generator, and the output of the result register is the output of the entire circuit.EFFECT: technical result is aimed at widening the range of tools for the same purpose.1 cl, 1 dwg

Description

Изобретение относится к области автоматики и измерительной техники и может быть использовано в арифметических устройствах, специализированных и универсальных ЭВМ.The invention relates to the field of automation and measuring equipment and can be used in arithmetic devices, specialized and universal computers.

Из существующего уровня техники известны параллельные сумматоры аналогичного назначения, в состав которых входят двоичные вероятностные элементы, распределительные линии задержки, накопительный счетчик, выходная группа вентилей, счетчик делитель и элемент «ИЛИ» (Вероятностный сумматор параллельного типа, АС №409221, СССР, опубл. 29.07.1973). Основным недостатком данного прототипа является большой аппаратный объем.Parallel adders of a similar purpose are known from the prior art, which include binary probabilistic elements, delay distribution lines, an accumulation counter, an output group of valves, a divider counter, and an OR element (Probabilistic adder of parallel type, AS No. 409221, USSR, publ. 07/29/1973). The main disadvantage of this prototype is the large hardware volume.

Наиболее близким к заявленному техническому решению является параллельный вероятностный сумматор выполняющий операцию суммирования над параллельно поступающими данными, содержащий N-1 элементов задержки, разделяющие во времени вероятностные отображения слагаемых, схему «ИЛИ» на N входов, на входы которой поступают вероятностные отображения с задержкой относительно друг друга и накопительный счетчик, выполняющий операцию суммирования членов вероятностного отображения (Патент 171033, Российская Федерация, МПК G06F 19/00 Параллельный вероятностный сумматор, опубл. 17.05.2017, Бюл. №14.). Основным недостатком второго прототипа является недостаточное быстродействие т.к. вероятностное отображение суммы образуется со сжатием во времени и для восстановления исходного периода следования членов вероятностного отображения требуется введение дополнительных запоминающих элементов.Closest to the claimed technical solution is a parallel probabilistic adder performing an operation of summing over parallel incoming data, containing N-1 delay elements, dividing the probability mappings of the terms in time, the OR circuit on N inputs, the inputs of which receive probability mappings with a delay relative to each other a friend and an accumulative counter performing the operation of summing the members of the probability mapping (Patent 171033, Russian Federation, IPC G06F 19/00 Parallel probability ostny adder, publ. 17.05.2017, Bul. №14.). The main disadvantage of the second prototype is the lack of speed because probabilistic display of the sum is formed with compression in time, and for the restoration of the initial period of the following members of the probabilistic mapping, the introduction of additional storage elements is required.

Задачей, на решение которой направлено заявляемое изобретение - повышение быстродействия выполнения операции сложении нескольких вероятностно представленных операндов при одновременном уменьшении аппаратного объема устройства в целом.The task to which the invention is directed is to increase the speed of the operation by adding several probabilistically represented operands while reducing the hardware volume of the device as a whole.

Данная задача решается за счет того, что заявленный параллельный вероятностный сумматор содержит n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на M=Log2Q управляющих входов, на которые поступает случайный равномерно распределенный сигнал с генератора псевдослучайных равномерно распределенных чисел, а на информационные входы подаются Q вероятностно представленных отображений слагаемых, выход мультиплексора подключен ко входу счетчика результата, который содержит n=[log2K] разрядов, где K - количество статистических испытаний, параллельные выходы которого нагружены на параллельные входы регистра результата аналогичной разрядности, на разрешающий вход которого подключен выход счетчика количества испытаний, на вход «сдвиг влево» регистра результата последовательно подается Log2Q импульсов сдвига, а на входы синхронизации счетчика количества испытаний и генератора псевдослучайных равномерно распределенных чисел подается синхросигнал с генератора тактовых импульсов, при этом выход регистра результата является выходом всей схемы.This problem is solved due to the fact that the declared parallel probabilistic adder contains an n-bit result counter, an n-bit result register, a K-bit number of tests, a generator of pseudorandom uniformly distributed numbers and a multiplexer on M = Log 2 Q control inputs to which a random uniformly distributed signal is received from a pseudorandom uniformly distributed number generator, and Q probabilistically represented mappings of terms are fed to the information inputs, the multiplex output sora is connected to the input of the result counter, which contains n = [log 2 K] bits, where K is the number of statistical tests, the parallel outputs of which are loaded on the parallel inputs of the register of the result of similar capacity, to the permitting input of which the output of the number of tests counter is connected, to the input " shift left "result register sequentially supplied Log 2 Q shift pulses, and to clock inputs of the test number counter and the pseudo-random numbers distributed uniformly fed with the clock signal for generators of clock pulses, the result register output is the output of the whole circuit.

Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является повышение быстродействия и одновременное снижение аппаратного объема устройства, сравнительно с прототипами, достигаемое путем замены схемы прототипов на схему, содержащую: n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на Log2Q управляющих входов.The technical result provided by the given set of features is an increase in speed and a simultaneous decrease in the hardware volume of the device, compared with prototypes, achieved by replacing the prototype circuit with a circuit containing: n-bit result counter, n-bit result register, K-bit test number counter , a pseudorandom generator of uniformly distributed numbers and a multiplexer on Log 2 Q control inputs.

Сущность изобретения поясняется чертежом, на котором изображена схема параллельного вероятностного сумматора, в состав которой входят:The invention is illustrated in the drawing, which shows a diagram of a parallel probabilistic adder, which includes:

1 - мультиплексор (MUX);1 - multiplexer (MUX);

2 - счетчик результата (СчР);2 - result counter (СРР);

3 - регистр результата (РгР);3 - result register (РгР);

4 - счетчик количества испытаний (СчКИ);4 - counter of the number of tests (SCHKI);

5 - генератор псевдослучайных равномерно распределенных чисел (ГПРРЧ).5 - generator of pseudorandom uniformly distributed numbers (GPRCH).

Работу параллельного вероятностного сумматора можно рассматривать как работу «переключателя», который в тактовые моменты времени случайным образом подключает к выходу одну из входных шин. Получить такой «переключатель» можно, подавая случайные числа, представленные в параллельном позиционном коде, на информационные входы мультиплексора. Тогда значение логической функции дизъюнкции на выходе мультиплексора в j-й момент времени будет равно:The work of a parallel probabilistic adder can be considered as the work of a “switch”, which randomly connects one of the input buses to the output at clock times. It is possible to obtain such a “switch” by applying random numbers represented in a parallel positional code to the information inputs of the multiplexer. Then the value of the logical function of the disjunction at the output of the multiplexer at the j-th moment of time will be equal to:

Figure 00000001
Figure 00000001

где μqj - значение логической переменной (бита унитарного кода) на управляющем входе мультиплексора.where μ qj is the value of the logical variable (unitary code bit) at the control input of the multiplexer.

Определим вероятность того, что Sj примет единичное значение по формуле:Determine the probability that S j will take a single value by the formula:

Figure 00000002
Figure 00000002

В случае если случайный сигнал на управляющих входах мультиплексора равномерен:If the random signal at the control inputs of the multiplexer is uniform:

Figure 00000003
Figure 00000003

и выражение (2) приобретает вид:and expression (2) takes the form:

Figure 00000004
Figure 00000004

При линейном вероятностном преобразовании

Figure 00000005
выражение (4) упростится и будет иметь вид:With linear probabilistic transformation
Figure 00000005
expression (4) will be simplified and will look like:

Figure 00000006
Figure 00000006

Из выражения (5) следует:From the expression (5) it follows:

Figure 00000007
Figure 00000007

Для определения P(Sj=1) найдем МО случайной величины Sj, которая может принимать только два возможных значения - 0 или 1To determine P (S j = 1), we find the MO of the random variable S j , which can take only two possible values - 0 or 1

Figure 00000008
Figure 00000008

В качестве оценки МО (7), с учетом следствия из теоремы Чебышева, примем:As an estimate of MO (7), taking into account the corollary from the Chebyshev theorem, we take:

Figure 00000009
Figure 00000009

Окончательное выражение для вычисления суммы (5) вероятностных отображений с учетом (8) имеет вид:The final expression for calculating the sum (5) of probability maps taking into account (8) has the form:

Figure 00000010
Figure 00000010

Суть предложенного метода параллельного вероятностного суммирования заключается в выполнении параллельной операции арифметического сложения вероятностно представленных операндов, при котором сумматор можно рассматривать как «переключатель», который в тактовые моменты времени случайным образом подключает к выходу одну из входных шин, что позволяет значительно уменьшить аппаратный объем устройства в сравнении с первым прототипом, либо значительно ускорить получение результата в сравнении со вторым прототипом.The essence of the proposed method of parallel probabilistic summation is to perform a parallel arithmetic operation of adding probabilistically represented operands, in which the adder can be considered as a “switch”, which randomly connects one of the input buses to the output at the clock time, which can significantly reduce the device’s hardware comparison with the first prototype, or significantly accelerate the receipt of the result in comparison with the second prototype.

Работает устройство следующим образом. На информационные входы мультиплексора в последовательном коде побитно подаются вероятностно представленные слагаемые. В свою очередь, адресные входы мультиплексора подключены к ГПРРЧ, благодаря чему в каждый такт с выхода мультиплексора на СчР будет подаваться одно из K значений вероятностного отображения слагаемого, номер которого в позиционном коде, в данный такт, сгенерировано ГПРРЧ. СчКИ подсчитывает количество статистических испытаний и при достижении К испытаний выдает разрешающий сигнал для записи значения из СчР в РгР. После чего, для получения результата выполнения операции суммирования над Q вероятностно представленными операндами в двоичном позиционном коде необходимо подать на РгР Log2Q сигналов «сдвиг влево».The device operates as follows. The information inputs of the multiplexer in a serial code are bitwise presented probabilistically represented terms. In turn, the address inputs of the multiplexer are connected to the scrambler, so that each cycle from the output of the multiplexer will provide one of K values for the probability display of the term, the number of which in the position code is generated by the scrambler for this clock cycle. SCHK counts the number of statistical tests and when K tests are reached, it gives an enable signal for recording the values from ScHR to Prg. Then, to obtain the result of the operation of summing over Q the probabilistically represented operands in the binary positional code, it is necessary to send “left shift” signals to the PrP Log2Q.

Таким образом для восстановления результата в классическую цифровую форму необходимо после проведения К испытаний переписать содержимое СчР в РгР и выполнить в РгР операцию «сдвиг влево» на Log2Q разрядов.Thus, in order to restore the result to the classical digital form, it is necessary, after conducting the K tests, to rewrite the contents of the MFR in the Prg and perform the “left shift” operation on the Log 2 Q bits in the Prg.

Claims (1)

Параллельный вероятностный сумматор, характеризующийся тем, что содержит n-разрядный счетчик результата, n-разрядный регистр результата, K-разрядный счетчик количества испытаний, генератор псевдослучайных равномерно распределенных чисел и мультиплексор на M=Log2Q управляющих входов, на которые поступает случайный равномерно распределенный сигнал с генератора псевдослучайных равномерно распределенных чисел, а на информационные входы подаются Q вероятностно представленных отображений слагаемых, выход мультиплексора подключен ко входу счетчика результата, который содержит n=[log2K] разрядов, где K - количество статистических испытаний, параллельные выходы которого нагружены на параллельные входы регистра результата аналогичной разрядности, на разрешающий вход которого подключен выход счетчика количества испытаний, на вход «сдвиг влево» регистра результата последовательно подается Log2Q импульсов сдвига, а на входы синхронизации счетчика количества испытаний и генератора псевдослучайных равномерно распределенных чисел подается синхросигнал с генератора тактовых импульсов, при этом выход регистра результата является выходом всей схемы.A parallel probabilistic adder, characterized in that it contains an n-bit result counter, an n-bit result register, a K-bit test number counter, a pseudorandom uniformly distributed number generator and a M = Log 2 Q multiplexer of control inputs to which a random, uniformly distributed the signal from the generator of pseudo-random uniformly distributed numbers, and Q probabilistically represented mappings of terms are fed to the information inputs, the multiplexer output is connected to the input a result counter, which contains n = [log 2 K] bits, where K is the number of statistical tests, the parallel outputs of which are loaded on the parallel inputs of the register of the result of similar capacity, to the permitting input of which the output of the counter of the number of tests is connected, to the “left shift” input of the register result is sequentially supplied Log 2 Q shift pulses, and to clock inputs of the test number counter and the pseudo-random numbers distributed uniformly fed with the clock pulses of clock generator lsov, wherein the result register output is the output of the whole circuit.
RU2017127067A 2017-07-27 2017-07-27 Parallel probabilistic adder RU2676238C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017127067A RU2676238C1 (en) 2017-07-27 2017-07-27 Parallel probabilistic adder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017127067A RU2676238C1 (en) 2017-07-27 2017-07-27 Parallel probabilistic adder

Publications (1)

Publication Number Publication Date
RU2676238C1 true RU2676238C1 (en) 2018-12-26

Family

ID=64753649

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017127067A RU2676238C1 (en) 2017-07-27 2017-07-27 Parallel probabilistic adder

Country Status (1)

Country Link
RU (1) RU2676238C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU409221A1 (en) * 1971-11-23 1973-11-30 PROBABLE SUMMER OF PARALLEL TYPE
US6014684A (en) * 1997-03-24 2000-01-11 Intel Corporation Method and apparatus for performing N bit by 2*N-1 bit signed multiplication
US20050144216A1 (en) * 2003-12-29 2005-06-30 Xilinx, Inc. Arithmetic circuit with multiplexed addend inputs
RU171033U1 (en) * 2017-01-10 2017-05-17 Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации PARALLEL PROBABILITY SUMMER

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU409221A1 (en) * 1971-11-23 1973-11-30 PROBABLE SUMMER OF PARALLEL TYPE
US6014684A (en) * 1997-03-24 2000-01-11 Intel Corporation Method and apparatus for performing N bit by 2*N-1 bit signed multiplication
US20050144216A1 (en) * 2003-12-29 2005-06-30 Xilinx, Inc. Arithmetic circuit with multiplexed addend inputs
RU171033U1 (en) * 2017-01-10 2017-05-17 Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Черноморское высшее военно-морское ордена Красной Звезды училище имени П.С. Нахимова" Министерства обороны Российской Федерации PARALLEL PROBABILITY SUMMER

Similar Documents

Publication Publication Date Title
US10007488B2 (en) Secured pseudo-random number generator
Dabal et al. A chaos-based pseudo-random bit generator implemented in FPGA device
Teh et al. GPUs and chaos: a new true random number generator
GB2580153A (en) Converting floating point numbers to reduce the precision
Veljković et al. Low-cost implementations of on-the-fly tests for random number generators
AL-khatib et al. Acoustic lightweight pseudo random number generator based on cryptographically secure LFSR
Lemire et al. Xorshift1024*, xorshift1024+, xorshift128+ and xoroshiro128+ fail statistical tests for linearity
Cardoso et al. A new PRNG hardware architecture based on an exponential chaotic map
Ichikawa Pseudo-Random Number Generation by Staggered Sampling of LFSR
RU2676238C1 (en) Parallel probabilistic adder
Echeverría et al. High performance FPGA-oriented mersenne twister uniform random number generator
Piestrak Design of multi-residue generators using shared logic
RU2656543C1 (en) Device for solving the task of selection of technical means
Vergos et al. On implementing efficient modulo 2n+ 1 arithmetic components
Nikhila et al. FPGA based implementation of a floating point multiplier and its hardware trojan models
Blanton et al. Secure and Accurate Summation of Many Floating-Point Numbers
US9032009B2 (en) Multiplier circuit
RU187997U1 (en) PROBABILITY OF FINDING AN ANALYTICAL PROBABILITY FOR A GROUP OF JOINT EVENTS IN A DIRECTED GRAPH
Edmonds The generation of pseudo-random numbers on electronic digital computers
RU2634200C1 (en) Device for accelerated calculating matrix of incomplete parallelism
JP6782863B1 (en) Random number generator
Li et al. High-speed implementation of SM2 based on fast modulus inverse algorithm
Gou et al. Weak solutions for fractional differential equations via Henstock–Kurzweil–Pettis integrals
López-Hernández et al. Digital implementation of a pseudo-random noise generator using chaotic maps
Skorski How much randomness can be extracted from memoryless Shannon entropy sources?

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20200728