RU2649799C2 - Device for changing frequency of discreteization in multichannel digital receivers - Google Patents

Device for changing frequency of discreteization in multichannel digital receivers Download PDF

Info

Publication number
RU2649799C2
RU2649799C2 RU2015110325A RU2015110325A RU2649799C2 RU 2649799 C2 RU2649799 C2 RU 2649799C2 RU 2015110325 A RU2015110325 A RU 2015110325A RU 2015110325 A RU2015110325 A RU 2015110325A RU 2649799 C2 RU2649799 C2 RU 2649799C2
Authority
RU
Russia
Prior art keywords
inputs
polynomial
digital receivers
output
registers
Prior art date
Application number
RU2015110325A
Other languages
Russian (ru)
Other versions
RU2015110325A (en
Inventor
Михаил Игоревич Спажакин
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет" filed Critical Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет"
Priority to RU2015110325A priority Critical patent/RU2649799C2/en
Publication of RU2015110325A publication Critical patent/RU2015110325A/en
Application granted granted Critical
Publication of RU2649799C2 publication Critical patent/RU2649799C2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Databases & Information Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Complex Calculations (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

FIELD: radio engineering, communication.
SUBSTANCE: device for changing the sampling frequency in multi-channel digital receivers comprises a side for calculating polynomial coefficients containing a delay line, calculators comprising shift devices, registers, adders; time sampling unit; interpolating polynomial calculation block.
EFFECT: ensuring the implementation of the device without using hardware multipliers, simplifying the structure of the polynomial coefficient calculation unit, as a consequence, reducing the dynamic power consumption of the device, ensuring the implementation of multi-channel digital receivers for radio monitoring.
2 dwg

Description

Изобретение относится к области радиотехники и может быть использовано в многоканальных цифровых мониторинговых приемниках, реализованных на программируемой логической интегральной схеме (ПЛИС), в качестве устройства для изменения частоты дискретизации (ресэмплер).The invention relates to the field of radio engineering and can be used in multichannel digital monitoring receivers, implemented on a programmable logic integrated circuit (FPGA), as a device for changing the sampling frequency (resampler).

Наиболее близким по внутренней структуре к предлагаемому устройству является устройство для изменения частоты дискретизации (диссертация Абраменко А.Ю. «Устройство формирования узкополосных радиосигналов с использованием алгоритма оптимальной интерполяции», Томск, 2014). В составе устройства присутствуют следующие блоки: блок вычисления коэффициентов полинома с использованием умножителей, линия задержки, блок вычисления интерполирующего полинома, блок формирования временных отсчетов.The closest in internal structure to the proposed device is a device for changing the sampling frequency (dissertation A. Abramenko, “Device for the formation of narrow-band radio signals using the optimal interpolation algorithm”, Tomsk, 2014). The device contains the following blocks: a block for calculating polynomial coefficients using multipliers, a delay line, a block for calculating an interpolating polynomial, and a block for generating time samples.

Недостатком данного устройства является необходимость использования аппаратных умножителей ПЛИС для реализации блока вычисления коэффициентов полинома. Реализация многоканального цифрового мониторингового приемника (тракт фильтрации, тракт изменения частоты дискретизации, демодулятор, блок определения идентификационных признаков) затрудняется тем, что число аппаратных умножителей ПЛИС ограничено.The disadvantage of this device is the need to use hardware FPGA multipliers to implement a block for calculating polynomial coefficients. The implementation of a multi-channel digital monitoring receiver (filtering path, sampling rate changing path, demodulator, identification feature determination unit) is hampered by the fact that the number of FPGA hardware multipliers is limited.

Задачей предлагаемого технического решения является обеспечение реализации блока вычисления коэффициентов полинома устройства передискретизации на ПЛИС без использования умножителей для применения в многоканальных цифровых приемниках в задачах радиомониторинга.The objective of the proposed technical solution is to ensure the implementation of the unit for computing the coefficients of the polynomial of the oversampling device on the FPGA without the use of multipliers for use in multichannel digital receivers in radio monitoring tasks.

Поставленная задача решается тем, что устройство для передискретизации, состоящее из блока вычисления коэффициентов полинома (БВКП), блока формирования временных отсчетов (БФВО), блока вычисления интерполирующего полинома (БВИП), содержит в составе БВКП линию задержки и несколько вычислителей, число которых определяется порядком интерполирующего полинома. Каждый вычислитель содержит сумматоры (вычитатели) и сдвиговые устройства.The problem is solved in that the device for oversampling, consisting of a unit for calculating the coefficients of a polynomial (BVKP), a unit for generating time samples (BFVO), a unit for calculating an interpolating polynomial (BVIP), contains a delay line and several calculators, the number of which is determined by the order interpolating polynomial. Each calculator contains adders (subtracters) and shift devices.

Предлагаемое техническое решение поясняется чертежами.The proposed technical solution is illustrated by drawings.

На фиг. 1 представлена структурная схема предлагаемого устройства. На фиг. 2 представлен алгоритм, в соответствии с которым производится определение индексов на устройствах сдвига.In FIG. 1 presents a structural diagram of the proposed device. In FIG. 2 presents an algorithm in accordance with which the determination of indices on the shift devices.

На входе устройства для передискретизации присутствует входной цифровой сигнал 1. Сигнал 1 поступает на линию задержки 2. Линия задержки соединена с входами вычислителей 3, 4, 5, 6. Вычислитель 3 состоит из константных умножителей 3.1, 3.2, 3.3, 3.4, регистров 3.7, 3.8, 3.10, сумматоров 3.5, 3.6, 3.9. Входы константных умножителей 3.1, 3.2, 3.3, 3.4 соединены с соответствующими выходами линии задержки 2. Входы сумматоров 3.5, 3.6 соединены с выходами константных умножителей 3.1, 3.2, 3.3, 3.4. Выходы сумматоров 3.5, 3.6 соединены со входам регистров 3.7, 3.8, их выходы соединены со входами сумматора 3.9. Выход сумматора 3.9 соединен со входом регистра 3.10. Выход регистра 3.10 является выходом вычислителя 3. Каждый константный умножитель 3.1, 3.2, 3.3, 3.4 состоит из устройств сдвига 3.1.1, 3.1.2, 3.1.3, 3.1.4, регистров 3.1.5, 3.1.6, 3.1.7, 3.1.8, 3.1.11, 3.1.12, 3.1.14, сумматоров 3.1.9, 3.1.10, 3.1.13. Входы устройств сдвига 3.1.1, 3.1.2, 3.1.3, 3.1.4 объединены и представляют собой вход константного умножителя. Выходы сдвиговых устройств 3.1.1, 3.1.2, 3.1.3, 3.1.4 соединены со входами регистров 3.1.5, 3.1.6, 3.1.7, 3.1.8, их выходы соединены со входами сумматоров 3.1.9, 3.1.10, их выходы соединены со входами регистров 3.1.11, 3.1.12. Выходы регистров 3.1.11, 3.1.12 соединены со входами сумматора 3.1.13. Его выход соединен со входом регистра 3.1.14. Выход регистра 3.1.14 является выходом константного умножителя 3.1. Оставшиеся вычислители 4, 5, 6 устроены аналогично вычислителю 3, различие заключается в индексах устройств сдвига в константных умножителях вычислителей. Блоки 2, 3, 4, 5, 6 образуют БВКП. Выходы вычислителей 3, 4, 5, 6 соединены с соответствующими входами БВИП 7. Соответствующий вход БВИП 7 соединен с выходом БФВО 8. На выходе БВИП 7 присутствует выходной сигнал устройства для передискретизации 9.At the input of the device for oversampling, an input digital signal 1 is present. Signal 1 is sent to the delay line 2. The delay line is connected to the inputs of the computers 3, 4, 5, 6. Computer 3 consists of constant multipliers 3.1, 3.2, 3.3, 3.4, registers 3.7, 3.8, 3.10, adders 3.5, 3.6, 3.9. The inputs of the constant multipliers 3.1, 3.2, 3.3, 3.4 are connected to the corresponding outputs of the delay line 2. The inputs of the adders 3.5, 3.6 are connected to the outputs of the constant multipliers 3.1, 3.2, 3.3, 3.4. The outputs of adders 3.5, 3.6 are connected to the inputs of the registers 3.7, 3.8, their outputs are connected to the inputs of the adder 3.9. The output of the adder 3.9 is connected to the input of the register 3.10. The output of register 3.10 is the output of calculator 3. Each constant multiplier 3.1, 3.2, 3.3, 3.4 consists of shift devices 3.1.1, 3.1.2, 3.1.3, 3.1.4, registers 3.1.5, 3.1.6, 3.1.7 , 3.1.8, 3.1.11, 3.1.12, 3.1.14, adders 3.1.9, 3.1.10, 3.1.13. The inputs of the shift devices 3.1.1, 3.1.2, 3.1.3, 3.1.4 are combined and represent the input of the constant multiplier. The outputs of the shift devices 3.1.1, 3.1.2, 3.1.3, 3.1.4 are connected to the inputs of the registers 3.1.5, 3.1.6, 3.1.7, 3.1.8, their outputs are connected to the inputs of the adders 3.1.9, 3.1. 10, their outputs are connected to the inputs of the registers 3.1.11, 3.1.12. The outputs of the registers 3.1.11, 3.1.12 are connected to the inputs of the adder 3.1.13. Its output is connected to the input of the register 3.1.14. The output of register 3.1.14 is the output of the constant multiplier 3.1. The remaining calculators 4, 5, 6 are arranged similarly to calculator 3, the difference lies in the indexes of the shear devices in the constant multipliers of the calculators. Blocks 2, 3, 4, 5, 6 form BVKP. The outputs of the computers 3, 4, 5, 6 are connected to the corresponding inputs of the BVIP 7. The corresponding input of the BVIP 7 is connected to the output of the BFVO 8. At the output of the BVIP 7 there is an output signal of the device for resampling 9.

В данном случае структурная схема устройства для передискретизации представлена для интерполятора 3-го порядка. В случае увеличения порядка интерполятора в составе устройства должно присутствовать количество вычислителей, превосходящее на 1 порядок интерполяции, а в составе каждого вычислителя присутствует число константных умножителей на 1 превосходящее порядок интерполяции. Структура константного умножителя аналогична приведенной на фиг. 1. Число входных сигналов БВИП 7 равно числу вычислителей.In this case, the block diagram of the device for resampling is presented for the 3rd order interpolator. In the case of increasing the order of the interpolator, the device should contain the number of calculators exceeding the interpolation order by 1, and each calculator should contain the number of constant multipliers by 1 superior to the interpolation order. The structure of the constant multiplier is similar to that shown in FIG. 1. The number of input signals BVIP 7 is equal to the number of calculators.

Устройство работает следующим образомThe device operates as follows

На вход устройства подается цифровой сигнал 1 x(m) (фиг. 1). В вычислителях 3, 4, 5, 6 производится расчет коэффициентов интерполирующего полинома c0…cN по отсчетам входного сигнала 1. Для расчета коэффициентов c0…cN необходимо произвести операцию умножения отсчетов входного сигнала на набор весовых коэффициентов БВКП ki,j. Данная операция реализуется с помощью устройств сдвига и сумматоров в каждом вычислителе 3, 4, 5, 6. В БФВО 8 производится формирование нормированных временных отсчетов μ. По нормированным временным отсчетам μ и набору коэффициентов интерполирующего полинома в БВИП 7 производится вычисление отсчетов сигнала на новой частоте дискретизации y(n). Выражение (1) дает математическое описание работы устройства.A digital signal 1 x (m) is applied to the input of the device (Fig. 1). In calculators 3, 4, 5, 6, the coefficients of the interpolating polynomial c 0 ... c N are calculated from the samples of the input signal 1. To calculate the coefficients c 0 ... c N, it is necessary to perform the operation of multiplying the samples of the input signal by the set of weighted coefficients of the BECC k i, j . This operation is carried out using shift devices and adders in each calculator 3, 4, 5, 6. In BFVO 8, normalized time samples μ are generated. Using normalized time samples μ and a set of coefficients of the interpolating polynomial in BVIP 7, the signal samples are calculated at the new sampling frequency y (n). Expression (1) gives a mathematical description of the operation of the device.

Figure 00000001
Figure 00000001

Для обеспечения постоянства структуры константных умножителей в вычислителях 3, 4, 5, 6 следует воспользоваться разработанным алгоритмом (фиг. 2). Входными данными для алгоритма является набор весовых коэффициентов БВКП в формате с плавающей точкой 1. Далее осуществляется итеративный алгоритм поиска минимальной разрядности коэффициентов, состоящий из этапов: 2 - операция ограничения разрядности коэффициентов, 3 - оценка уровня нелинейных искажений, 4 - сравнение с введенным допустимым значением 5. Затем производится формирование структуры константного умножителя. Данный алгоритм так же итеративный, он состоит из следующих этапов: 6 - представление коэффициентов с конечной разрядностью в виде суммы степеней числа 2, уменьшение числа слагаемых, 7 - оценка уровня нелинейных искажений, 8 - сравнение с допустимым уровнем искажений 9, 10 - набор весовых коэффициентов ki,j, представленный в виде суммы степеней числа 2, число слагаемых ограничено 4. В таком виде коэффициенты ki,j (константные умножители) пригодны для реализации на сумматорах и устройствах сдвига (фиг. 1).To ensure the constancy of the structure of constant multipliers in calculators 3, 4, 5, 6, one should use the developed algorithm (Fig. 2). The input to the algorithm is a set of weighting coefficients of the BCI in the floating point format 1. Next, an iterative algorithm for finding the minimum bit depth of the coefficients is carried out, consisting of the steps: 2 - operation to limit the bit depth of the coefficients, 3 - estimate the level of nonlinear distortion, 4 - compare with the entered valid value 5. Then, the structure of the constant multiplier is formed. This algorithm is also iterative, it consists of the following steps: 6 - representing coefficients with finite bit depth as a sum of powers of 2, reducing the number of terms, 7 - estimating the level of nonlinear distortion, 8 - comparing with an acceptable level of distortion 9, 10 - a set of weight of the coefficients k i, j , represented as the sum of the powers of 2, the number of terms is limited to 4. In this form, the coefficients k i, j (constant multipliers) are suitable for implementation on adders and shift devices (Fig. 1).

Claims (1)

Устройство для изменения частоты дискретизации в многоканальных цифровых приемниках, содержащее блок вычисления коэффициентов полинома (БВКП); линию задержки; блок формирования временных отсчетов (БФВО); блок вычисления интерполирующего полинома (БВИП), отличающееся тем, что блок вычисления коэффициентов полинома (БВКП) содержит вычислители, каждый вычислитель содержит константный умножитель, устройства сдвига, входы которых объединены между собой, а выходы через регистры подключены на входы двух параллельных сумматоров, выходом каждого константного умножителя является выходной сумматор, входы которого соединены через регистры с выходами двух параллельных сумматоров, каждый вычислитель своими входами подключен к соответствующему отводу линии задержки, а выходом к соответствующему входу БВИП.A device for changing the sampling frequency in multi-channel digital receivers, comprising a unit for computing polynomial coefficients (BECS); delay line; block of formation of time samples (BFVO); interpolating polynomial calculation unit (BVIP), characterized in that the polynomial coefficient calculation block (BVKP) contains calculators, each calculator contains a constant multiplier, shift devices, the inputs of which are connected together, and the outputs through the registers are connected to the inputs of two parallel adders, each output The constant multiplier is the output adder, the inputs of which are connected through the registers with the outputs of two parallel adders, each computer with its inputs connected to the corresponding water delay line, and the output to the corresponding input BVIP.
RU2015110325A 2015-03-23 2015-03-23 Device for changing frequency of discreteization in multichannel digital receivers RU2649799C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015110325A RU2649799C2 (en) 2015-03-23 2015-03-23 Device for changing frequency of discreteization in multichannel digital receivers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015110325A RU2649799C2 (en) 2015-03-23 2015-03-23 Device for changing frequency of discreteization in multichannel digital receivers

Publications (2)

Publication Number Publication Date
RU2015110325A RU2015110325A (en) 2016-10-10
RU2649799C2 true RU2649799C2 (en) 2018-04-04

Family

ID=57122256

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015110325A RU2649799C2 (en) 2015-03-23 2015-03-23 Device for changing frequency of discreteization in multichannel digital receivers

Country Status (1)

Country Link
RU (1) RU2649799C2 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004075432A1 (en) * 2003-02-18 2004-09-02 Qualcomm Incorporated Communication receiver with a rake-based adaptive equalizer
RU2289202C2 (en) * 2004-11-23 2006-12-10 Зао "Элвиис" Digital multi-channel reprogrammable reception path
RU2451408C2 (en) * 2010-01-22 2012-05-20 Федеральное государственное образовательное учреждение высшего профессионального образования Военная академия Ракетных войск стратегического назначения имени Петра Великого МО РФ Apparatus for synchronising carrier and reference frequency in communication channel with considerable frequency instabilities and energy constraints

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004075432A1 (en) * 2003-02-18 2004-09-02 Qualcomm Incorporated Communication receiver with a rake-based adaptive equalizer
RU2289202C2 (en) * 2004-11-23 2006-12-10 Зао "Элвиис" Digital multi-channel reprogrammable reception path
RU2451408C2 (en) * 2010-01-22 2012-05-20 Федеральное государственное образовательное учреждение высшего профессионального образования Военная академия Ракетных войск стратегического назначения имени Петра Великого МО РФ Apparatus for synchronising carrier and reference frequency in communication channel with considerable frequency instabilities and energy constraints

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
А.Б. СЕРГИЕНКО, ЦИФРОВАЯ ОБРАБОТКА СИГНАЛОВ. СПб.: ПИТЕР, 2002, 608 с. НАЙДЕНО В ИНТЕРНЕТ 08.11.2017: http://www.rphf.spbstu.ru/dsp/lib/Sergijenko_2003.pdf. *
А.Ю. АБРАМЕНКО, УСТРОЙСТВО ФОРМИРОВАНИЯ УЗКОПОЛОСНЫХ РАДИОСИГНАЛОВ С ИСПОЛЬЗОВАНИЕМ АЛГОРИТМА ОПТИМАЛЬНОЙ ИНТЕРПОЛЯЦИИ. ТОМСК, 2014. НАЙДЕНО В ИНТЕРНЕТ 08.11.2017: http://old.tusur.ru/export/sites/ru.tusur.new/ru/science/education/diss/2014/45-1.pdf. *
А.Ю. АБРАМЕНКО, УСТРОЙСТВО ФОРМИРОВАНИЯ УЗКОПОЛОСНЫХ РАДИОСИГНАЛОВ С ИСПОЛЬЗОВАНИЕМ АЛГОРИТМА ОПТИМАЛЬНОЙ ИНТЕРПОЛЯЦИИ. ТОМСК, 2014. НАЙДЕНО В ИНТЕРНЕТ 08.11.2017: http://old.tusur.ru/export/sites/ru.tusur.new/ru/science/education/diss/2014/45-1.pdf. А.Б. СЕРГИЕНКО, ЦИФРОВАЯ ОБРАБОТКА СИГНАЛОВ. СПб.: ПИТЕР, 2002, 608 с. НАЙДЕНО В ИНТЕРНЕТ 08.11.2017: http://www.rphf.spbstu.ru/dsp/lib/Sergijenko_2003.pdf. *

Also Published As

Publication number Publication date
RU2015110325A (en) 2016-10-10

Similar Documents

Publication Publication Date Title
US11263293B2 (en) Digital sample rate conversion
CN102412806B (en) The Farrow wave filters and its implementation of logic-based circuit
Assef et al. Modeling and FPGA-based implementation of an efficient and simple envelope detector using a Hilbert Transform FIR filter for ultrasound imaging applications
Mansour et al. A new hardware implementation of base 2 logarithm for FPGA
RU2649799C2 (en) Device for changing frequency of discreteization in multichannel digital receivers
CN111047007B (en) Activation function calculation unit for quantized LSTM
Ghosh et al. A new architecture for FPGA implementation of a MAC unit for digital signal processors using mixed number system
Kuzhaloli et al. FIR filter design for advanced audio/video processing applications
CN108616265A (en) A kind of circuit structure of the RNS DWT filter groups based on five mould remainder bases
RU62469U1 (en) ADAPTIVE WAVELET CONVERSION CALCULATION DEVICE
Abbas On the implementation of integer and non-integer sampling rate conversion
CN102394644A (en) Fitting method of cosine signal
Damian et al. A low area FIR filter for FPGA implementation
Gopi et al. An efficient design for FIR filter transposed structure
Liu et al. A pipelined sign-error LMS adaptive filter architecture with low computational complexity
TW201724089A (en) Frequency domain adaptive filter system with second-order sliding discrete fourier transform
Chodoker et al. Multiple Constant Multiplication Technique for Configurable Finite Impulse Response Filter Design
Ashim et al. FPGA based realization of a High-Speed 8-Tap FIR Filter for Signal Processing Applications
CN113515259B (en) Complex number approximate modulus realization circuit and method suitable for floating point format
CN200976573Y (en) Sample rate converter
Khanam et al. Design and implementation of ALU-based FIR filter
RU113597U1 (en) DIGITAL FILTER WITH MOVABLE PHASE FREQUENCY CHARACTERISTIC
Maji et al. A novel design approach for low pass finite impulse response filter based on residue number system
RU64798U1 (en) ADAPTIVE MULTI-SCALE DECOMPOSITION DEVICE
Ambika et al. Design of Fir Filter Using Area and Power Efficient Truncated Multiplier

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180324