RU2620728C1 - Modular scale ethernet switch with package aggregation - Google Patents

Modular scale ethernet switch with package aggregation Download PDF

Info

Publication number
RU2620728C1
RU2620728C1 RU2015154170A RU2015154170A RU2620728C1 RU 2620728 C1 RU2620728 C1 RU 2620728C1 RU 2015154170 A RU2015154170 A RU 2015154170A RU 2015154170 A RU2015154170 A RU 2015154170A RU 2620728 C1 RU2620728 C1 RU 2620728C1
Authority
RU
Russia
Prior art keywords
ports
speed
mac
memory
packet
Prior art date
Application number
RU2015154170A
Other languages
Russian (ru)
Inventor
Владимир Викторович Чечик
Кирилл Александрович Батенков
Роман Вячеславович Максин
Николай Игоревич Мясин
Кирилл Олегович Тачилович
Original Assignee
Федеральное государственное казенное военное образовательное учреждение высшего образования "Академия Федеральной службы охраны Российской Федерации" (Академия ФСО России)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное казенное военное образовательное учреждение высшего образования "Академия Федеральной службы охраны Российской Федерации" (Академия ФСО России) filed Critical Федеральное государственное казенное военное образовательное учреждение высшего образования "Академия Федеральной службы охраны Российской Федерации" (Академия ФСО России)
Priority to RU2015154170A priority Critical patent/RU2620728C1/en
Application granted granted Critical
Publication of RU2620728C1 publication Critical patent/RU2620728C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
    • H04L41/02—Standardisation; Integration
    • H04L41/0213—Standardised network management protocols, e.g. simple network management protocol [SNMP]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/102—Packet switching elements characterised by the switching fabric construction using shared medium, e.g. bus or ring

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

FIELD: information technology.
SUBSTANCE: modular scalable Ethernet switch with packet aggregation is added to each of the n ports by an aggregated data processing unit that contains a central processing unit of the aggregated packet processing connected by a matching device to the frame allocation logic. The aggregated data processing unit is responsible for analysing and combining packets that have identical send and receive ports.
EFFECT: increase the speed of processing packets.
2 dwg

Description

Изобретение относится к системам передачи данных, и в частности, к коммутаторам сетей быстрого Ethernet.The invention relates to data transmission systems, and in particular, to switches of fast Ethernet networks.

Известен декадный мультиплексор локальный сети (патент РФ №2159511 от 10.11.1999). Недостатком данного устройства является то, что оно имеет низкую скорость обработки пакетов в случае значительных длин очередей.The well-known decade-long local area network multiplexer (RF patent No. 2159511 from 10.11.1999). The disadvantage of this device is that it has a low packet processing speed in case of significant queue lengths.

Наиболее близким по технической сущности к заявляемому устройству и выбранным в качестве прототипа является модульный масштабируемый коммутатор (патент РФ №2257678 от 27.07.2005). Изобретение содержит n портов, включающих гальваническое разделение посредством магнитной развязки в трансформаторе, с выходом к экранированной витой паре, соединенное с приемопередатчиком, связанным с блоком управления доступом к передающей среде (MAC), который содержит центральный процессорный элемент с сокращенным набором команд (RISC CPU), MAC+RISC CPU соединен с блоком, являющимся интерфейсом согласно протоколу RS-232, имеющим выход к ПЭВМ, MAC+RISC CPU связан через системную шину с двухпортовым оперативным запоминающим устройством (DPRAM), с динамическим оперативным запоминающим устройством (DRAM), которое взаимодействует с функциональным модулем прямого доступа к памяти (DMA), и со стираемым программным постоянным запоминающим устройством (EPROM), DPRAM взаимодействует с логикой распределения кадров, включающей быстродействующий арбитр, который с одной стороны связан с общей для всех портов скоростной шиной данных, а с другой стороны через быстродействующий арбитр - с общей для всех портов шиной арбитража и управления.The closest in technical essence to the claimed device and selected as a prototype is a modular scalable switch (RF patent No. 2257678 from 07.27.2005). The invention contains n ports, including galvanic isolation by magnetic isolation in the transformer, with access to a shielded twisted pair cable connected to a transceiver connected to a medium access control unit (MAC), which contains a central processor element with a reduced instruction set (RISC CPU) , MAC + RISC CPU is connected to the unit, which is an interface according to the RS-232 protocol, having access to a PC, MAC + RISC CPU is connected via a system bus to a dual-port random access memory (DPRAM), with a dynamic with random access memory (DRAM), which interacts with the direct memory access (DMA) functional module, and with erasable software read-only memory (EPROM), DPRAM interacts with the frame allocation logic, which includes a fast arbiter, which on the one hand is associated with a common for all ports with a high-speed data bus, and on the other hand through a high-speed arbiter - with a common arbitration and control bus for all ports.

Недостатком прототипа является то, что он имеет низкую скорость обработки пакетов в случае значительных длин очередей, что обуславливается невозможностью агрегированной (совместной) обработки пакетов, передаваемых между идентичными портами.The disadvantage of the prototype is that it has a low packet processing speed in the case of significant queue lengths, which is caused by the impossibility of aggregated (joint) processing of packets transmitted between identical ports.

Задачей изобретения является разработка модульного масштабируемого коммутатора Ethernet с агрегированием пакетов, позволяющего агрегировано (совместно) обрабатывать пакеты, передаваемые между идентичными портами, что приводит к увеличению скорости обработки пакетов в случае значительных длин очередей.The objective of the invention is to develop a modular scalable Ethernet switch with packet aggregation, which allows to aggregate (jointly) process packets transmitted between identical ports, which leads to an increase in packet processing speed in case of significant queue lengths.

Эта задача решается тем, что модульный масштабируемый коммутатор Ethernet с агрегированием пакетов, содержащий n портов, включающих ФУ1 (магнитная развязка в трансформаторе), выход которого соединен с входом ФУ2 (приемопередатчик), выход которого соединен с входом ФУ11 (блок управления доступом к передающей среде (MAC)), ФУ11 содержит в себе ФУ10 (центральный процессорный элемент с сокращенным набором команд (RISC CPU)), выход ФУ11 соединен с входом ФУ9 (блок, являющийся интерфейсом согласно протоколу RS-232), а также с входом ФУ5 (двухпортовое оперативное запоминающие устройство (DPRAM)), с входом ФУ4 (динамическое оперативное запоминающие устройство (DRAM)), выход которого в свою очередь соединен с входом ФУ3 (модуль прямого доступа к памяти (DMA)), и с входом ФУ12 (стираемое программное постоянное запоминающие устройство (EPROM)), выход ФУ5 соединен с входом ФУ14 (логика распределения кадров), ФУ14 включает в себя ФУ15 (быстродействующий арбитр), выход ФУ14 соединен с входом ФУ16 (скоростная шина данных), а ФУ15 соединен с входом ФУ17 (шина арбитража и управления), согласно изобретению дополнен ФУ6 (блок агрегированной обработки данных), который содержит в себе ФУ18 (центральный процессор агрегированной обработки пакетов), выход которого соединен со входом ФУ19 (согласующее устройство), выход которого в свою очередь соединен с входом ФУ14 в каждом из n портов.This problem is solved in that a modular scalable Ethernet switch with packet aggregation, containing n ports, including ФУ1 (magnetic isolation in the transformer), the output of which is connected to the input ФУ2 (transceiver), the output of which is connected to the input ФУ11 (access control unit for the transmission medium (MAC)), ФУ11 contains ФУ10 (central processor element with a reduced set of instructions (RISC CPU)), ФУ11 output is connected to the input ФУ9 (the unit, which is an interface according to the RS-232 protocol), as well as to the input ФУ5 (two-port operational zap a dull device (DPRAM)), with an input ФУ4 (dynamic random access memory (DRAM)), the output of which is in turn connected to the input ФУ3 (direct memory access module (DMA)), and to the input ФУ12 (erasable software read-only memory device (EPROM)), the output ФУ5 is connected to the input ФУ14 (logic of frame allocation), ФУ14 includes ФУ15 (high-speed arbiter), the output ФУ14 is connected to the input ФУ16 (high-speed data bus), and ФУ15 is connected to the input ФУ17 (arbitration and control bus ), according to the invention supplemented by ФУ6 (unit aggregated brabotki data) which contains a FU18 (CPU aggregated packet processing), whose output is connected to the input FU19 (matching device) whose output is in turn connected to the input FU14 in each of n ports.

Новая совокупность существенных признаков, а именно функциональные свойства n введенных блоков агрегированной обработки данных, позволяет увеличить скорость обработки пакетов в случае значительных длин очередей.A new set of essential features, namely the functional properties of n introduced aggregated data processing units, allows to increase the processing speed of packets in case of significant queue lengths.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного модульного масштабируемого коммутатора Ethernet с агрегированием пакетов, отсутствуют. Следовательно, заявленное изобретение соответствует условию патентоспособности "новизна".The analysis of the prior art made it possible to establish that there are no analogues that are characterized by a set of features identical to all the features of the claimed modular scalable Ethernet switch with packet aggregation. Therefore, the claimed invention meets the condition of patentability "novelty."

Заявленное устройство может быть декомпозировано до уровня известных функциональных блоков, модулей, узлов, описанных в литературе, зарегистрированных установленным порядком в патентных реестрах. Следовательно, заявленное изобретение соответствует условию "промышленная применимость".The claimed device can be decomposed to the level of well-known functional blocks, modules, nodes described in the literature, registered in the established order in patent registers. Therefore, the claimed invention meets the condition of "industrial applicability".

Заявленное устройство поясняется чертежами:The claimed device is illustrated by drawings:

фиг. 1 - функциональная схема n-портового модульного масштабируемого коммутатора Ethernet с агрегированием пакетов;FIG. 1 is a functional diagram of an n-port modular scalable Ethernet switch with packet aggregation;

фиг. 2 - зависимость разности скоростей от среднего числа кадров в очереди.FIG. 2 - dependence of the speed difference on the average number of frames in the queue.

Модульный масштабируемый коммутатор Ethernet с агрегированием пакетов содержит n портов, включающих гальваническое разделение посредством магнитной развязки в трансформаторе 1-1 - 1-n с выходом к экранированной витой паре, соединенное с приемопередатчиком 2-1 - 2-n, связанным с блоком управления доступом к передающей среде (MAC) 11-1 - 11-n, который содержит центральный процессорный элемент с сокращенным набором команд (RISC CPU) 10-1 - 10-n, MAC+RISC CPU соединен с блоком, являющимся интерфейсом согласно протоколу RS-232 9-1 - 9-n, имеющим выход к ПЭВМ, MAC+RISC CPU связан через системную шину 13-1 - 13-n с двухпортовым оперативным запоминающим устройством (DPRAM) 5-1 - 5-n, с динамическим оперативным запоминающим устройством (DRAM) 4-1 - 4-n, которое взаимодействует с функциональным модулем прямого доступа к памяти (DMA) 3-1 - 3-n, и со стираемым программным постоянным запоминающим устройством (EPROM) 12-1 - 12-n, DPRAM взаимодействует с логикой распределения кадров 14-1 - 14-n, включающей быстродействующий арбитр 15-1 - 15-n, который с одной стороны связан (7-1 - 7-n) с общей для всех портов скоростной шиной данных 16, а с другой стороны (8-1 - 8-n) через быстродействующий арбитр - с общей для всех портов шиной арбитража и управления 17, блок агрегированной обработки данных (БАОД) 6-1 - 6-n, который содержит центральный процессор агрегированной обработки пакетов 18-1 - 18-n, соединен с логикой распределения кадров с помощью согласующего устройства 19-1 - 19-n.The modular scalable Ethernet switch with packet aggregation contains n ports, including galvanic isolation through magnetic isolation in the transformer 1-1 - 1-n with access to a shielded twisted pair cable connected to a transceiver 2-1 - 2-n connected to the access control unit transmission medium (MAC) 11-1 - 11-n, which contains a central processor element with a reduced instruction set (RISC CPU) 10-1 - 10-n, MAC + RISC CPU is connected to the unit, which is an interface according to the RS-232 protocol 9 -1 - 9-n, having access to a PC, MAC + RISC CPU is connected via s the system bus 13-1 - 13-n with dual-port random access memory (DPRAM) 5-1 - 5-n, with dynamic random access memory (DRAM) 4-1 - 4-n, which interacts with the functional module for direct access to memory (DMA) 3-1 - 3-n, and with erasable software read-only memory (EPROM) 12-1 - 12-n, DPRAM interacts with the frame allocation logic 14-1 - 14-n, including the fast arbiter 15-1 - 15-n, which on the one hand is connected (7-1 - 7-n) with the common high-speed data bus 16, and on the other hand (8-1 - 8-n) through high-speed the arbiter - with the arbitration and control bus 17 common to all ports, the aggregate data processing unit (BAOA) 6-1 - 6-n, which contains the central processor for aggregate packet processing 18-1 - 18-n, is connected to the frame allocation logic with using the matching device 19-1 - 19-n.

Модульный масштабируемый коммутатор Ethernet с агрегированием пакетов работает следующим образом.Modular scalable Ethernet switch with packet aggregation operates as follows.

Порт после получения и обработки корректного и полного кадра, т.е. после фильтрации потока данных, отработки стратегии, обновляет (внутренний) заголовок этого кадра вместе с соответствующей информацией об отправлении (САМ-вектор) в буфере кадра, то есть в DPRAM 5-i, i=1, …, n, так, чтобы эта структура была промаркирована для отправления. Это выполняется скоростной логикой распределения кадров коммутатора 14-i, которая имеет также доступ к DPRAM 5-i. С помощью блоков агрегированной обработки данных 6-i кадры сортируются в различные группы. Кадры, находящиеся в одной группе, имеют одинаковое направление передачи (идентичные порты отправления и получения). При этом у каждого из кадров заданной группы удаляется вектор САМ, а всей группе кадров назначается один единый модифицированный вектор САМ, содержащий дополнительно информацию о числе кадров в группе. По завершении состязания за доступ к скоростной внутренней шине распределения данных коммутатора логика распределения данных/кадра 14-i теперь передает группу кадров (пакет) к одному или нескольким выходным портам одним пакетом в соответствии с заданным модифицированным вектором САМ. Любой выходной порт независимо решает, в соответствии со статусом его выходного буфера, который вновь является портом, связанным с DPRAM 5-i, принимать или отбросить отправляемую группу кадров. В случае приема пакета блоки агрегированной обработки данных 6-i выходного порта в соответствии со значением модифицированного вектора САМ разбивают пакет на исходные кадры.The port after receiving and processing the correct and full frame, i.e. after filtering the data stream, working out the strategy, it updates the (internal) header of this frame together with the corresponding sending information (CAM vector) in the frame buffer, that is, in DPRAM 5-i, i = 1, ..., n, so that this The structure has been marked for shipment. This is accomplished by the high-speed frame-allocation logic of the 14-i switch, which also has access to DPRAM 5-i. Using aggregated data processing units, 6-i frames are sorted into various groups. Frames in the same group have the same transmission direction (identical send and receive ports). In this case, the CAM vector is deleted for each of the frames of a given group, and the whole group of frames is assigned one single modified CAM vector, which additionally contains information about the number of frames in the group. Upon completion of the contest for access to the high-speed internal data distribution bus of the switch, the data-distribution logic / frame 14-i now transmits a group of frames (packet) to one or more output ports in one packet in accordance with the specified modified CAM vector. Any output port independently decides, in accordance with the status of its output buffer, which again is the port associated with DPRAM 5-i, to accept or discard the sending group of frames. In the case of receiving a packet, the units of the aggregated data processing of the 6th output port according to the value of the modified CAM vector break the packet into source frames.

Положительный эффект от использования блока агрегированной обработки данных состоит в том, что с помощью него можно уменьшить время обработки кадров в среднем и тем самым повысить скорость обработки пакетов при существенных величинах длин очередей.The positive effect of using an aggregated data processing unit is that with it you can reduce the processing time of frames on average and thereby increase the processing speed of packets with significant values of the queue lengths.

Блок агрегированной обработки данных, известное устройство, как вариант выполнено на базе TMS320C28346 с характеристиками: максимальная тактовая частота - 300 МГц, размер ОЗУ - 516 кБ, ширина шины данных - 32 бита [TMS320C28346, TMS320C28345, TMS320C28344 TMS320C28343, TMS320C28342, TMS320C28341 Delfino Microcontrollers. Data Manual TEXAS Instruments. URL: http://www.ti.com/lit/ds/symlink/tms320c28346.pdf]. Согласующее устройство реализовано с помощью модуля гальванического разделения токовой петли [Модуль гальванического разделения токовой петли МГРТП-001. Руководство по эксплуатации. URL: http://lpadevice.ru/files/documentation/61.pdf].The aggregated data processing unit, a known device, as an option is based on the TMS320C28346 with the following characteristics: maximum clock frequency - 300 MHz, RAM size - 516 kB, data bus width - 32 bits [TMS320C28346, TMS320C28345, TMS320C28344 TMS320C28343, TMS320C20342 microcontroller. Data Manual TEXAS Instruments. URL: http://www.ti.com/lit/ds/symlink/tms320c28346.pdf]. Matching device is implemented using the module galvanic separation of the current loop [Module galvanic separation of the current loop MGRTP-001. Manual. URL: http://lpadevice.ru/files/documentation/61.pdf].

Предположим, что λ - интенсивность поступающего потока в направлении от одного порта к другому (кадр/с); ω - среднее время ожидания в очереди кадра; S - средняя длина заголовка в кадре (бит); В - среднее число информационных бит в кадре. Тогда объем данных неагрегированного потока, ожидающего обслуживания, будет равен:Suppose that λ is the intensity of the incoming stream in the direction from one port to another (frame / s); ω is the average waiting time in the frame queue; S is the average length of the header in the frame (bit); In - the average number of information bits in the frame. Then the data volume of the non-aggregated stream awaiting service will be equal to:

K1=N⋅(S+В),K 1 = N⋅ (S + B)

а агрегированного:and aggregated:

K2=N-B+S+Y,K 2 = N-B + S + Y,

где N - среднее число кадров в очереди, a Y - объем поля данных, идентифицирующих число кадров в пакете.where N is the average number of frames in the queue, and Y is the amount of data field identifying the number of frames in the packet.

Следовательно, средняя скорость обработки данных агрегированного потока и неагрегированного будет равна соответственно:Therefore, the average data processing speed of the aggregated stream and non-aggregated will be equal respectively:

Figure 00000001
.
Figure 00000001
.

Таким образом, разность между данными скоростями будет равна:Thus, the difference between these speeds will be equal to:

Figure 00000002
.
Figure 00000002
.

Так как N=λ⋅ω, то:Since N = λ⋅ω, then:

Figure 00000003
.
Figure 00000003
.

Можно сделать вывод, что при N=λ⋅ω>>1 выигрыш в скорости обработки будет составлять:It can be concluded that for N = λ⋅ω >> 1 the gain in processing speed will be:

Figure 00000004
,
Figure 00000004
,

а при N=λ⋅ω<<1 будет наблюдаться проигрыш, равный:and for N = λ⋅ω << 1, a loss equal to:

Figure 00000005
.
Figure 00000005
.

При условии, что в коммутаторе наблюдаются значительные очереди, скорость поступающего потока данных на порт существенно превышает скорость дополнительно формируемого потока полей данных, идентифицирующих число кадров в пакете, т.е.

Figure 00000006
. В результате выигрыш в скорости обработки будет значителен, т.е. Δu>>0. Таким образом, использование блоков агрегированной обработки данных позволяет увеличить скорость передачи пакетов в случае значительных длин очередей, т.е. при N=λ⋅ω>>1 и
Figure 00000007
, что доказывает наличие положительного эффекта от использования блока агрегированной обработки данных.Provided that significant queues are observed in the switch, the speed of the incoming data stream to the port significantly exceeds the speed of the additionally generated stream of data fields identifying the number of frames in the packet, i.e.
Figure 00000006
. As a result, the gain in processing speed will be significant, i.e. Δu >> 0. Thus, the use of aggregated data processing units allows increasing the transmission rate of packets in case of significant queue lengths, i.e. for N = λ⋅ω >> 1 and
Figure 00000007
, which proves the presence of a positive effect from the use of an aggregated data processing unit.

Claims (1)

Модульный масштабируемый коммутатор Ethernet с агрегированием пакетов, содержащий n портов, включающих гальваническое разделение посредством магнитной развязки в трансформаторе с выходом к экранированной витой паре, соединенное с приемопередатчиком, связанным с блоком управления доступом к передающей среде (MAC), который содержит центральный процессорный элемент с сокращенным набором команд (RISC CPU), MAC+RISC CPU соединен с блоком, являющимся интерфейсом согласно протоколу RS-232, имеющим выход к ПЭВМ, MAC+RISC CPU связан через системную шину с двухпортовым оперативным запоминающим устройством (DPRAM), с динамическим оперативным запоминающим устройством (DRAM), которое взаимодействует с функциональным модулем прямого доступа к памяти (DMA), и со стираемым программным постоянным запоминающим устройством (EPROM), DPRAM взаимодействует с логикой распределения кадров, включающей быстродействующий арбитр, который с одной стороны связан с общей для всех портов скоростной шиной данных, а с другой стороны через быстродействующий арбитр - с общей для всех портов шиной арбитража и управления, отличающийся тем, что введен в каждый из n портов блок агрегированной обработки данных, который содержит центральный процессор агрегированной обработки пакетов, соединенный с помощью согласующего устройства с логикой распределения кадров.A modular scalable Ethernet switch with packet aggregation, containing n ports, including galvanic isolation by magnetic isolation in a transformer with access to a shielded twisted pair cable, connected to a transceiver connected to a medium access control unit (MAC), which contains a central processor element with a reduced a set of commands (RISC CPU), the MAC + RISC CPU is connected to the unit, which is an interface according to the RS-232 protocol, which has an output to the PC, the MAC + RISC CPU is connected via a system bus to the dual-port with random access memory (DPRAM), with dynamic random access memory (DRAM), which interacts with the function module direct access to memory (DMA), and with erasable software read-only memory (EPROM), DPRAM interacts with the logic of the distribution of frames, including high-speed an arbiter, which on the one hand is connected to a common high-speed data bus, and on the other hand, through a high-speed arbiter, to a common arbitration and control bus for all ports, characterized in that, an aggregate data processing unit is introduced into each of the n ports, which contains a central aggregate packet processing processor connected via a matching device to the frame allocation logic.
RU2015154170A 2015-12-16 2015-12-16 Modular scale ethernet switch with package aggregation RU2620728C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015154170A RU2620728C1 (en) 2015-12-16 2015-12-16 Modular scale ethernet switch with package aggregation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015154170A RU2620728C1 (en) 2015-12-16 2015-12-16 Modular scale ethernet switch with package aggregation

Publications (1)

Publication Number Publication Date
RU2620728C1 true RU2620728C1 (en) 2017-05-29

Family

ID=59031848

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015154170A RU2620728C1 (en) 2015-12-16 2015-12-16 Modular scale ethernet switch with package aggregation

Country Status (1)

Country Link
RU (1) RU2620728C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2806827C1 (en) * 2023-05-11 2023-11-08 Закрытое акционерное общество "НАУЧНО-ПРОИЗВОДСТВЕННАЯ ФИРМА "ДОЛОМАНТ" ЗАО "НПФ "ДОЛОМАНТ" Modular network switch (variants)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2257678C2 (en) * 2001-01-31 2005-07-27 ТЕЛДИКС ГмбХ Module scaled commutator and method for distribution of frames in fast ethernet network
US7286853B2 (en) * 2004-03-24 2007-10-23 Cisco Technology, Inc. System and method for aggregating multiple radio interfaces into a single logical bridge interface
WO2011006117A2 (en) * 2009-07-09 2011-01-13 Cpacket Networks, Inc. Apparatus and method for enhancing forwarding, classification, and monitoring of network traffic
US20140173128A1 (en) * 2012-12-18 2014-06-19 International Business Machines Corporation Flow distribution algorithm for aggregated links in an ethernet switch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2257678C2 (en) * 2001-01-31 2005-07-27 ТЕЛДИКС ГмбХ Module scaled commutator and method for distribution of frames in fast ethernet network
US7286853B2 (en) * 2004-03-24 2007-10-23 Cisco Technology, Inc. System and method for aggregating multiple radio interfaces into a single logical bridge interface
WO2011006117A2 (en) * 2009-07-09 2011-01-13 Cpacket Networks, Inc. Apparatus and method for enhancing forwarding, classification, and monitoring of network traffic
US20140173128A1 (en) * 2012-12-18 2014-06-19 International Business Machines Corporation Flow distribution algorithm for aggregated links in an ethernet switch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2806827C1 (en) * 2023-05-11 2023-11-08 Закрытое акционерное общество "НАУЧНО-ПРОИЗВОДСТВЕННАЯ ФИРМА "ДОЛОМАНТ" ЗАО "НПФ "ДОЛОМАНТ" Modular network switch (variants)

Similar Documents

Publication Publication Date Title
US9923813B2 (en) Increasing packet processing rate in a network device
CN104429029B (en) Being controlled based on the service rate for postponing by central controller in network
US20160154756A1 (en) Unordered multi-path routing in a pcie express fabric environment
US20160173104A1 (en) Programmable forwarding plane
US20190238452A1 (en) System and method for low-latency network data switching
DE112013006417B4 (en) Low latency lossless switch fabric for use in a data center
JP2010161546A (en) Network relay apparatus and packet distribution method
WO2011089899A1 (en) Semiconductor system, relay apparatus, and chip circuit
WO2019239821A1 (en) Distributed processing system and distributed processing method
CN113472697A (en) Network information transmission system
CN109039949A (en) Dynamic radio media access control method priority-based in wireless network-on-chip
Pottathuparambil et al. Low-latency FPGA based financial data feed handler
Zhou et al. A flexible and scalable high-performance OpenFlow switch on heterogeneous SoC platforms
CN112910789A (en) Congestion control method and related equipment
RU2620728C1 (en) Modular scale ethernet switch with package aggregation
DE102018006687A1 (en) TECHNIQUES FOR SELECTING NON-MINIMUM WAYS AND THREADING THE CONNECTION SPEEDS TO INCREASE THE THROUGHPUT IN A NETWORK
JP6195017B2 (en) COMMUNICATION DEVICE, COMMUNICATION SYSTEM, COMMUNICATION METHOD, AND STORAGE MEDIUM CONTAINING COMMUNICATION PROGRAM
Kawahara et al. A simulation environment and preliminary evaluation for automotive CAN-ethernet AVB networks
Denholm et al. Application-specific customisation of market data feed arbitration
US20180063296A1 (en) Data-division control method, communication system, and communication apparatus
WO2017008492A1 (en) Congestion control method and network node
EP2690830B1 (en) Parallel computer, communication control device and method of controlling communication
JP5361001B2 (en) ROUTING CONTROL DEVICE, ROUTING CONTROL METHOD, AND PROGRAM
US10439952B1 (en) Providing source fairness on congested queues using random noise
Su et al. The high speed switching experiment based on NetFPGA SUME

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171217