RU2549123C1 - Matrix command generator - Google Patents
Matrix command generator Download PDFInfo
- Publication number
- RU2549123C1 RU2549123C1 RU2014100536/08A RU2014100536A RU2549123C1 RU 2549123 C1 RU2549123 C1 RU 2549123C1 RU 2014100536/08 A RU2014100536/08 A RU 2014100536/08A RU 2014100536 A RU2014100536 A RU 2014100536A RU 2549123 C1 RU2549123 C1 RU 2549123C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- columns
- group
- rows
- outputs
- Prior art date
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
Description
Изобретение относится к области электронной техники и автоматики и может найти применение в различных системах управления, в частности в системах управления космических аппаратов, в роботах, роботизированных линиях и т.п.The invention relates to the field of electronic engineering and automation and can find application in various control systems, in particular in control systems of spacecraft, in robots, robotic lines, etc.
Известно устройство коммутации с адресным управлением, содержащее дешифратор, поляризованные реле с двумя группами переключающих контактов, коммутационную матрицу, состоящую из столбцов и строк, в узлах которых установлены реле с развязывающими диодами. Контакты реле являются выходами матричных команд (см. а.с. СССР №1274021, кл. Н03К 17/04).Known switching device with address control, containing a decoder, polarized relays with two groups of switching contacts, a switching matrix, consisting of columns and rows, in the nodes of which are installed relays with decoupling diodes. Relay contacts are outputs of matrix commands (see USSR AS No. 1274021, class N03K 17/04).
Недостатками указанного устройства является низкое быстродействие, так как установка требуемого положения коммутатора производится в два этапа, а также отсутствие контроля неисправности коммутационной матрицы.The disadvantages of this device is the low speed, since the required position of the switch is set in two stages, as well as the lack of control of the failure of the switching matrix.
Известно устройство многоканального командного аппарата с электронной коммутацией, предназначенное для формирования импульсных команд управления на блок исполнительных органов, содержащее соединенные последовательно контроллер интерфейсов, блок дешифраторов, блок формирователей команд и блок ключей, выходы которых являются выходами устройства (см. патент РФ №2340925, кл. G05B 11/00).A device of a multi-channel command apparatus with electronic switching is intended for generating pulse control commands to a block of executive bodies, comprising an interface controller connected in series, a decoder block, a command shaper block and a key block, the outputs of which are device outputs (see RF patent No. 2340925, cl G05B 11/00).
В качестве блока исполнительных органов для такого устройства может служить командная матрица, входы которой образуют матричные шины столбцов и строк, в узлах которых установлена нагрузка с развязывающими диодами.As a block of executive bodies for such a device, a command matrix can be used, the inputs of which form the matrix buses of columns and rows, at the nodes of which a load with decoupling diodes is installed.
Недостатком устройства является возможность формирования в матричных шинах столбцов и строк сразу нескольких команд, что может привести к ложному срабатыванию нагрузок в узлах командной матрицы, которые при формировании одиночных команд не используются.The disadvantage of this device is the possibility of forming several commands in columns and rows of matrix buses at once, which can lead to false positives in the nodes of the command matrix, which are not used when generating single commands.
Наиболее близким к заявляемому устройству по технической сущности и достигаемому техническому результату является формирователь матричных команд, содержащий шины приема данных столбцов и строк (информационные входы устройства), вход записи данных, регистры столбцов и строк, дешифраторы столбцов и строк, группы ключей коммутации столбцов и строк, матричные шины столбцов и строк (выходы устройства, являющиеся входами управления командной матрицы), шины питания +Е и -Е, причем шина питания +Е соединена с группой ключей коммутации столбцов, а шина питания -Е соединена с группой ключей коммутации строк, информационные входы регистра столбцов соединены с входами приема данных столбцов, информационные входы регистра строк соединены с входами приема данных строк, выходы регистра столбцов соединены с входами дешифратора столбцов, выходы которого соединены с входами группы ключей коммутации столбцов, выходы которых соединены с матричной шиной столбов, выходы регистра строк соединены с входами дешифратора строк, выходы которого соединены с входами группы ключей коммутации строк, выходы которых соединены с матричной шиной строк, а вход записи данных соединен с входами синхронизации регистров столбцов и строк (см. описанный прототип в материалах заявки №2013119891 от 29.04.2013 г.).The closest to the claimed device in terms of technical nature and the technical result achieved is a matrix command generator containing data and column data reception buses (information inputs of the device), data recording input, column and row registers, column and row decoders, column and row commutation key groups , matrix buses of columns and rows (device outputs, which are inputs of the command matrix control), power buses + E and -E, moreover, the power bus + E is connected to a group of switch keys for columns, the power bus -E is connected to the group of row switching keys, the information inputs of the column register are connected to the inputs of the reception of column data, the information inputs of the row register are connected to the inputs of the reception of row data, the outputs of the column register are connected to the inputs of the column decoder, the outputs of which are connected to the inputs of the group of switching keys columns whose outputs are connected to the matrix bus of the columns, the outputs of the row register are connected to the inputs of the row decoder, the outputs of which are connected to the inputs of the group of switching keys Whose outputs are connected to bus lines of the matrix, and recording data input connected to the synchronization inputs of the column and row registers (see. the described prototype in the application materials No. 2013119891 of April 29, 2013).
В узлах столбцов и строк командной матрицы такого устройства установлены реле с развязывающими диодами, причем первая группа контактов реле соединена с шиной питания командной матрицы, а вторая группа контактов реле является выходами командной матрицы. По существенным признакам и выполняемым функциям такое устройство может быть признано прототипом.In the nodes of the columns and rows of the command matrix of such a device, relays with decoupling diodes are installed, the first group of relay contacts being connected to the power supply bus of the command matrix, and the second group of relay contacts being outputs of the command matrix. According to the essential features and functions performed, such a device can be recognized as a prototype.
Недостатками указанного устройства является отсутствие контроля неисправности своего состояния, позволяющего запрещать исполнение команды, если возникли условия для ложного формирования команды (например, за счет отказов в регистрах, дешифраторах или ключах коммутации столбцов и строк), а также отсутствие блокировки записи новых данных, поступающих на информационные входы формирователя матричных команд для формирования следующей команды во время формирования предыдущей команды.The disadvantages of this device are the lack of control of the malfunction of its state, which allows to prohibit the execution of the command if conditions arise for the false formation of the command (for example, due to failures in the registers, decoders or switching keys of the columns and rows), as well as the lack of blocking the recording of new data arriving at information inputs of the matrix command generator for generating the next command during the formation of the previous command.
Задачей предлагаемого изобретения является повышение надежности формирователя матричных команд за счет обеспечения контроля неисправности своего состояния, позволяющего при обнаружении неисправности исключать ложное срабатывание исполнительных элементов командной матрицы, а также за счет исключения условий возможности формирования в любой момент более одной команды.The objective of the invention is to increase the reliability of the matrix command generator by providing control of the malfunction of its state, which allows, when a malfunction is detected, to exclude false triggering of the executive elements of the command matrix, as well as by eliminating the possibility of generating more than one command at any time.
Указанный технический результат достигается за счет того, что в формирователь матричных команд, содержащий шины приема данных столбцов и строк, вход записи данных, регистры столбцов и строк, первые дешифраторы столбцов и строк, группы ключей коммутации столбцов и строк, матричные шины столбцов и строк, шины питания +Е и -Е, причем шина питания +Е соединена с группой ключей коммутации столбцов, а шина питания -Е соединена с группой ключей коммутации строк, первая группа информационных входов регистра столбцов соединена с шиной приема данных столбцов, первая группа информационных входов регистра строк соединена с шиной приема данных строк, первая группа выходов регистра столбцов соединена с входами первого дешифратора столбцов, выходы которого соединены с входами группы ключей коммутации столбцов, выходы которых соединены с матричной шиной столбцов, первая группа выходов регистра строк соединена с входами первого дешифратора строк, выходы которого соединены с входами группы ключей коммутации строк, выходы которых соединены с матричной шиной строк, введены вторые дешифраторы столбцов строк, схемы контроля состояния столбцов и строк, схемы обнаружения неисправности в столбцах и строках, регистраторы приема данных столбцов и строк, первая и вторая схемы задержки, первый и второй ключи коммутации матричного питания и матричная шина питания, причем шина приема данных столбцов соединена со второй группой информационных входов регистра столбцов, вторая группа выходов которого соединена с входами второго дешифратора столбцов, шина приема данных строк соединена со второй группой информационных входов регистра строк, вторая группа выходов которого соединена с входами второго дешифратора строк, шина питания -Е соединена со схемой контроля состояния столбцов, входы которой соединены с выходами группы ключей коммутации столбцов, а выходы которой соединены с первой группой входов сравнения схемы обнаружения неисправности в столбцах, вторая группа входов сравнения которой соединена с выходами второго дешифратора столбцов, шина питания +Е соединена со схемой контроля состояния строк, входы которой соединены с выходами группы ключей коммутации строк, а выходы которой соединены с первой группой входов сравнения схемы обнаружения неисправности в строках, вторая группа входов сравнения которой соединена с выходами второго дешифратора строк, первая группа входов регистратора приема данных столбцов соединена с выходами первого дешифратора столбцов, вторая группа входов которого соединена с выходами второго дешифратора столбцов, а выход которого соединен через первую схему задержки с управляющим входом схемы обнаружения неисправности в столбцах, выход которой соединен с входом первого ключа коммутации матричного питания, первая группа входов регистратора приема данных строк соединена с выходами первого дешифратора строк, вторая группа входов которого соединена с выходами второго дешифратора строк, а выход которого соединен через вторую схему задержки с управляющим входом схемы обнаружения неисправности в строках, выход которой соединен с входом второго ключа коммутации матричного питания, шина питания +Е соединена с первым ключом коммутации матричного питания, выход которого соединен со вторым ключом коммутации матричного питания, выход которого соединен с матричной шиной питания, а также введены третья и четвертая схемы задержки и элемент ИЛИ, причем выход регистратора приема данных столбцов соединен с первым входом элемента ИЛИ и через третью схему задержки с входом сброса регистра столбцов, выход регистратора приема данных строк соединен со вторым входом элемента ИЛИ и через четвертую схему задержки с входом сброса регистра строк, а вход записи данных соединен с третьим входом элемента ИЛИ, выход которого соединен с входами синхронизации регистров столбцов и строк.The specified technical result is achieved due to the fact that the matrix command shaper containing the data and data reception buses of the columns and rows, the data recording input, the registers of the columns and rows, the first decoders of the columns and rows, the key groups of the switching columns and rows, the matrix buses of the columns and rows, power lines + E and -E, whereby the power line + E is connected to the group of column switching keys, and the power line -E is connected to the group of line switching keys, the first group of information inputs of the column register is connected to the data receiving bus columns, the first group of information inputs of the row register is connected to the bus for receiving data of rows, the first group of outputs of the column register is connected to the inputs of the first column decoder, the outputs of which are connected to the inputs of the group of switch keys for the columns whose outputs are connected to the matrix bus of the columns, the first group of outputs of the row register connected to the inputs of the first line decoder, the outputs of which are connected to the inputs of the group of switching keys of the lines, the outputs of which are connected to the matrix line bus, introduced the second decoder row column ora, column and row status monitoring circuits, column and row fault detection circuits, column and row data reception recorders, first and second delay circuits, first and second matrix power switching keys and matrix power bus, wherein the data column receiving bus is connected with the second group of information inputs of the column register, the second group of outputs of which is connected to the inputs of the second column decoder, the bus for receiving these rows is connected with the second group of information inputs of the register rows, the second group of outputs of which is connected to the inputs of the second row decoder, the power bus -E is connected to the column state control circuit, the inputs of which are connected to the outputs of the column switching key group, and the outputs of which are connected to the first group of comparison inputs of the failure detection circuit in the columns, the second the group of comparison inputs of which is connected to the outputs of the second column decoder, the power bus + E is connected to the row state control circuit, the inputs of which are connected to the outputs of the group of switching keys rock, and the outputs of which are connected to the first group of inputs of the comparison of the fault detection circuit in rows, the second group of inputs of the comparison of which is connected to the outputs of the second row decoder, the first group of inputs of the data reception recorder of the columns is connected to the outputs of the first column decoder, the second group of inputs of which is connected to the outputs the second column decoder, and the output of which is connected through the first delay circuit to the control input of the fault detection circuit in the columns, the output of which is connected to the input of the first matrix power switching key, the first group of inputs of the data line reception recorder is connected to the outputs of the first line decoder, the second group of inputs of which is connected to the outputs of the second line decoder, and the output of which is connected through the second delay circuit to the control input of the fault detection circuit in the lines, the output of which connected to the input of the second matrix power switching key, the + E bus is connected to the first matrix power switching key, the output of which is connected to the second commutation key a matrix power supply, the output of which is connected to the matrix power bus, and the third and fourth delay circuits and an OR element are introduced, the output of the column data reception recorder connected to the first input of the OR element and through the third delay circuit with the reset input of the column register, the output of the reception registrar the data line is connected to the second input of the OR element and through the fourth delay circuit with the input of the line register reset, and the input of the data record is connected to the third input of the OR element, the output of which is connected to the synchronization inputs and column and row registers.
Суть изобретения поясняется функциональными схемами предлагаемого формирователя матричных команд (фиг.1) и подключаемой к нему командной матрицы (фиг.2).The essence of the invention is illustrated by functional diagrams of the proposed shaper matrix commands (figure 1) and connected to it a command matrix (figure 2).
Формирователь матричных команд (фиг.1) содержит шины приема данных 1 и 2 столбцов и строк (информационные входы формирователя, на которые поступают коды данных DX столбцов и DY строк), вход записи данных 3 (вход синхронизации формирователя, на который поступает строб WR для записи данных DX и DY), регистры 4 и 5 столбцов и строк, первые дешифраторы 6 и 7 столбцов и строк, группы ключей 8 и 9 коммутации столбцов и строк, матричные шины 10 и 11 столбцов и строк (выходы формирователя, являющиеся входами управления столбцами Х и строками Y командной матрицы), шины питания +Е и -Е, причем шина питания +Е соединена с группой ключей 8 коммутации столбцов, а шина питания -Е соединена с группой ключей 9 коммутации строк, первая группа информационных входов (входы DA) регистра 4 столбцов соединена с шиной приема данных 1 столбцов, первая группа информационных входов (входы DA) регистра 5 строк соединена с шиной приема данных 2 строк, первая группа выходов регистра 4 столбцов соединена с входами первого дешифратора 6 столбцов, выходы которого соединены с входами группы ключей 8 коммутации столбцов, выходы которых соединены с матричной шиной 10 столбцов, первая группа выходов регистра 5 строк соединена с входами первого дешифратора 7 строк, выходы которого соединены с входами группы ключей 9 коммутации строк, выходы которых соединены с матричной шиной 11 строк, отличающийся тем, что в него введены вторые дешифраторы 12 и 13 столбцов и строк, схемы контроля 14 и 15 состояния столбцов и строк, схемы обнаружения неисправности 16 и 17 в столбцах и строках, регистраторы 18 и 19 приема данных столбцов и строк, первая и вторая схемы задержки 20 и 21, первый и второй ключи 22 и 23 коммутации матричного питания и матричная шина питания 24 (выход формирователя матричных команд, являющийся входом подачи питания U на командную матрицу), причем шина приема данных 1 столбцов соединена со второй группой информационных входов (входы DB) регистра 4 столбцов, вторая группа выходов которого соединена с входами второго дешифратора 12 столбцов, шина приема данных 2 строк соединена со второй группой информационных входов (входы DB) регистра 5 строк, вторая группа выходов которого соединена с входами второго дешифратора 13 строк, шина питания -Е соединена со схемой контроля 14 состояния столбцов, входы которой соединены с выходами группы ключей 8 коммутации столбцов, а выходы которой соединены с первой группой входов сравнения (входы А) схемы обнаружения неисправности 16 в столбцах, вторая группа входов сравнения которой (входы В) соединена с выходами второго дешифратора 12 столбцов, шина питания +Е соединена со схемой контроля 15 состояния строк, входы которой соединены с выходами группы ключей 9 коммутации строк, а выходы которой соединены с первой группой входов сравнения (входы А) схемы обнаружения неисправности 17 в строках, вторая группа входов сравнения которой (входы В) соединена с выходами второго дешифратора 13 строк, первая группа входов регистратора 18 приема данных столбцов соединена с выходами первого дешифратора 6 столбцов, вторая группа входов которого соединена с выходами второго дешифратора 12 столбцов, а выход которого (выход формирования импульсного сигнала FX, определяющего длительность подключения столбцов командной матрицы к шине питания +Е) соединен через первую схему задержки 20 с управляющим входом (вход =) схемы обнаружения неисправности 16 в столбцах, выход которой соединен с входом первого ключа 22 коммутации матричного питания, первая группа входов регистратора 19 приема данных строк соединена с выходами первого дешифратора 7 строк, вторая группа входов которого соединена с выходами второго дешифратора 13 строк, а выход которого (выход формирования импульсного сигнала FY, определяющего длительность подключения строк командной матрицы к шине питания -Е) соединен через вторую схему задержки 21 с управляющим входом (вход =) схемы обнаружения неисправности 17 в строках, выход которой соединен с входом второго ключа 23 коммутации матричного питания, шина питания +Е соединена с первым ключом 22 коммутации матричного питания, выход которого соединен со вторым ключом 23 коммутации матричного питания, выход которого соединен с матричной шиной питания 24, а также введены третья и четвертая схемы задержки 25 и 26 и элемент ИЛИ 27, причем выход регистратора 18 приема данных столбцов соединен с первым входом элемента ИЛИ 27 и через третью схему задержки 25 с входом сброса (R-вход) регистра 4 столбцов, выход регистратора 19 приема данных строк соединен со вторым входом элемента ИЛИ 27 и через четвертую схему задержки 26 с входом сброса (R-вход) регистра 5 строк, а вход записи данных 3 соединен с третьим входом элемента ИЛИ 27, выход которого соединен с входами синхронизации (С-входы) регистров 4 и 5 столбцов и строк.The matrix command generator (Fig. 1) contains
Группы ключей 8 и 9 коммутации столбцов и строк, а также первый и второй ключи 22 и 23 коммутации матричного питания обеспечивают гальваническую развязку логических цепей от шин питания +Е и -Е.The groups of keys 8 and 9 for switching columns and rows, as well as the first and second switches 22 and 23 for switching matrix power supply provide galvanic isolation of the logical circuits from the power buses + E and -E.
Схемы контроля 14 и 15 состояния столбцов и строк обеспечивают гальваническую развязку коммутируемых столбцов и строк от логических цепей.Control circuits 14 and 15 of the state of columns and rows provide galvanic isolation of the switched columns and rows from logical circuits.
Командная матрица 28, входы управления Х столбцами и Y строками которой соединены с матричными шинами 10 и 11 столбцов и строк, вход подачи питания U которой соединен с матричной шиной питания 24, а группа выходов FXY соединена с выходной шиной 29, реализуется отдельно, не относится к признакам заявленного устройства, которое может обслуживать несколько групп исполнительных органов командной матрицы, распределенных по различным устройствам системы управления в целом. Командная матрица 28 (фиг.2) содержит n столбцов и m строк, образующие входы управления Х и Y, в узлах которых установлены обмотки реле К11.1, …, Kn1.1, …, K1m.1, …, Knm.1 с развязывающими диодами D11, …, Dn1, …, D1m, …, Dnm, причем первые выводы контактов реле К11.2, …, Kn1.2, …, K1m.2, …, Knm.2 соединены с входом подачи питания U, а вторые выводы контактов реле К11.2, …, Kn1.2, …, K1m.2, …, Knm.2 соединены соответственно с выходными цепями 1, …, n, …, n(m-1)+1, …, nm группы выходов FXY. Формирование линейных команд с группы выходов FXY происходит в соответствии с логическим равенством FXY=XYU при замыкании входов управления Х и Y столбцами и строками на соответствующие шины питания +Е и -Е и замыкании входа подачи питания U на шину питания +Е.The command matrix 28, the control inputs of X columns and Y rows of which are connected to the
Предлагаемый формирователь матричных команд работает следующим образом.The proposed shaper matrix commands works as follows.
В начальном состоянии первая и вторая группа выходов регистров 4 и 5 столбцов и строк находятся в нулевом состоянии, при котором отсутствуют управляющие воздействия с выходов первых дешифраторов 6 и 7 столбцов и строк на группы ключей 8 и 9 коммутации столбцов и строк, что соответствует отсутствию условий формирования команд управления на матричные шины 10 и 11 столбцов и строк, а также отсутствию информации с выходов схем контроля 14 и 15 о состоянии столбцов и строк и с выходов вторых дешифраторов 12 и 13 о номере выбранных столбцов и строк, поступающие на первую и вторую группу входов сравнения (входы А и В) схем обнаружения неисправности 16 и 17 в столбцах и строках. В этом состоянии с выходов регистраторов 18 и 19 приема данных столбцов и строк, реализующих функции ИЛИ, не формируются сигналы управления Fx и Fy, которые должны поступать через соответствующие первую и вторую схемы задержки 20 и 21 на управляющие входы (вход =) схем обнаружения неисправности 16 и 17 в столбцах и строках для формирования сигнала включения первого и второго ключей 22 и 23 коммутации матричного питания. При этом на матричной шине питания 24 будет отсутствовать напряжение U питания командной матрицы 28. Это состояние сохраняется до тех пор, пока на шины приема данных 1 и 2 столбцов и строк не поступят входные данные Dx и Dy на выбор требуемых столбцов и строк.In the initial state, the first and second group of outputs of registers 4 and 5 of columns and rows are in the zero state, in which there are no control actions from the outputs of the first decoders 6 and 7 of the columns and rows on the key groups of 8 and 9 switching columns and rows, which corresponds to the absence of conditions the formation of control commands on the matrix buses of 10 and 11 columns and rows, as well as the lack of information from the outputs of control circuits 14 and 15 about the status of columns and rows and from the outputs of the second decoders 12 and 13 about the number of selected columns and rows which go to the first and second groups of comparison inputs (inputs A and B) of fault detection circuits 16 and 17 in columns and rows. In this state, the control signals Fx and Fy are not generated from the outputs of the data reception registers 18 and 19 of the columns and rows implementing the OR functions, which must be supplied through the corresponding first and second delay circuits 20 and 21 to the control inputs (input =) of the fault detection circuits 16 and 17 in columns and rows for generating a power-on signal of the first and second switches 22 and 23 of the matrix power switching. In this case, there will be no supply voltage U of the command matrix 28 on the matrix supply bus 24. This state is maintained until the input data D x and D y for selecting the required columns and rows are received on the
При поступлении входных данных Dx и Dy на шины приема данных 1 и 2 столбцов и строк происходит одновременная их подача на две группы входов (входы DA и DB) регистров 4 и 5 столбцов и строк и фиксация в регистрах в дублированном виде на первой и второй группах выходов по стробу записи WR, поступающему с входа записи данных 3 через элемент ИЛИ 27 на их входы синхронизации (С-входы). С этого момента начинается процесс формирования матричной команды. Зафиксированные в первой и второй группах выходов регистров 4 и 5 столбцов и строк дублированные входные данные Dx и Dy дешифрируются первыми дешифраторами 6 и 7 столбцов и строк и вторыми дешифраторами 12 и 13 столбцов и строк. При этом по сигналам активных выходов первых дешифраторов 6 и 7 столбцов и строк открываются соответствующие ключи групп ключей 8 и 9 коммутации столбцов и строк и замыкают шины питания +Е и -Е на соответствующие столбцы и строки матричных шин 10 и 11 столбцов и строк для активизации исполнительных элементов в соответствующем узле командной матрицы 28. Схемы контроля 14 и 15 состояния столбцов и строк отслеживают эти состояния и формируют на своих выходах соответствующие этим состояниям логические уровни, которые при отсутствии неисправности в формирователе повторяют дешифрированные данные с выходов первых дешифраторов 6 и 7 столбцов и строк. Одновременно на соответствующих выходах вторых дешифраторов 12 и 13 столбцов и строк появляются сигналы, дублирующие состояние выходов схем контроля 14 и 15 состояния столбцов и строк. Эти сигналы поступают на входы сравнения А и В схем обнаружения неисправности 16 и 17 в столбцах и строках для анализа.Upon receipt of the input data D x and D y on the data receiving buses of 1 and 2 columns and rows, they are simultaneously fed to two groups of inputs (inputs D A and D B ) of registers 4 and 5 of columns and rows and fixed in registers in duplicated form on the first and second groups of outputs on the recording strobe WR coming from the input of the data record 3 through the OR element 27 to their synchronization inputs (C-inputs). From this moment, the process of forming a matrix team begins. The duplicated input data D x and D y recorded in the first and second groups of outputs of registers 4 and 5 of columns and rows are decrypted by the first decoders 6 and 7 of the columns and rows and the second decoders of 12 and 13 columns and rows. In this case, according to the signals of the active outputs of the first decoders 6 and 7 columns and rows, the corresponding keys of the key groups of keys 8 and 9 of the switching columns and rows are opened and the power buses + E and -E are closed on the corresponding columns and rows of the
Если сигналы на входах сравнения А и В схем обнаружения неисправности 16 и 17 в столбцах и строках совпали (случай, когда нет отказов в функциональных элементах формирователя), разрешается прохождение сигналов управления Fx и Fy с выходов регистраторов 18 и 19 приема данных столбцов и строк через соответствующие первую и вторую схемы задержки 20 и 21 и схемы обнаружения неисправности 16 и 17 в столбцах и строках на включение первого и второго ключей 22 и 23 коммутации матричного питания. В результате напряжение с шины питания +Е подается через замкнутые ключи 22 и 23 на матричную шину питания 24 и вход подачи питания U командной матрицы 28 и разрешает в соответствии с логическим равенством FXY=XYU исполнение матричной команды, при этом на выходной шине 29 формируется линейная команда Fxy.If the signals at the comparison inputs A and B of the fault detection circuits 16 and 17 in the columns and rows coincide (the case when there are no failures in the functional elements of the driver), the control signals Fx and Fy from the outputs of the reception registers 18 and 19 of receiving the data of the columns and rows through the corresponding first and second delay circuits 20 and 21 and fault detection circuits 16 and 17 in columns and rows for switching on the first and second switches 22 and 23 of the matrix power switching. As a result, the voltage from the power bus + E is supplied through closed keys 22 and 23 to the matrix power bus 24 and the power supply input U of the command matrix 28 and allows the execution of the matrix command in accordance with the logical equality F XY = XYU, while the output bus 29 is formed Fxy linear command.
Если сигналы на входах сравнения А и В схем обнаружения неисправности 16 и 17 в столбцах и строках не совпадают (случай, когда в каком-то одном из функциональных элементов произошел отказ, например, при возникновении короткого замыкания или обрыва одного из ключей групп ключей 8 и 9 коммутации столбцов или строк), запрещается прохождение сигналов управления Fx и Fy с выходов регистраторов 18 и 19 приема данных столбцов и строк через соответствующие первую и вторую схемы задержки 20 и 21 и схемы обнаружения неисправности 16 и 17 в столбцах и строках на включение первого и второго ключей 22 и 23 коммутации матричного питания. Схемы задержки 20 и 21 исключают преждевременное включение первого и второго ключей 22 и 23 коммутации матричного питания, пока не завершатся переходные процессы в ключах групп ключей 8 и 9 коммутации столбцов и строк и схемах контроля 14 и 15 состояния столбцов и строк, вызванные их низким быстродействием по сравнению с логическими элементами, которые могут привести при наличии отказов в функциональных элементах формирователя к кратковременному ложному разрешению исполнения матричной команды. В результате ключи 22 и 23 коммутации матричного питания остаются разомкнутыми и напряжение с шины питания +Е не поступает на матричную шину питания 24 и вход подачи питания U командной матрицы 28 и в соответствии с логическим равенством FXY=XYU отсутствует разрешение исполнения матричной команды, при этом на выходной шине 29 линейная команда Fxy не формируется.If the signals at the comparison inputs A and B of the fault detection circuits 16 and 17 in the columns and rows do not match (the case when a failure occurred in one of the functional elements, for example, when a short circuit occurs or an open of one of the keys of the key group 8 and 9 switching columns or rows), it is forbidden to pass control signals Fx and Fy from the outputs of the reception registers 18 and 19 of the data of the columns and rows through the corresponding first and second delay circuits 20 and 21 and fault detection circuits 16 and 17 in the columns and rows in switching on the first and second keys 22 and 23 switching matrix power. The delay circuits 20 and 21 exclude the premature inclusion of the first and second switches 22 and 23 of the matrix supply switching until the transients in the keys of the groups of keys 8 and 9 of the switching columns and rows and the control circuits 14 and 15 of the state of the columns and rows caused by their low speed are completed in comparison with logical elements, which can lead, in the presence of failures in the functional elements of the shaper, to short-term false permission to execute the matrix command. As a result, the matrix power switching keys 22 and 23 remain open and the voltage from the power bus + E does not reach the matrix power bus 24 and the power supply input U of the command matrix 28 and, in accordance with the logical equality F XY = XYU, there is no permission to execute the matrix command, when this on the output bus 29 linear command Fxy is not formed.
Длительность матричной команды определяется временем задержки третьей и четвертой схем задержки 25 и 26, которые задерживают сигналы управления Fx и Fy с выходов регистраторов 18 и 19 приема данных столбцов и строк на сброс в регистрах 4 и 5 столбцов и строк зафиксированных входных данных Dx и Dy на время требуемой длительности матричной команды. Если во время формирования матричной команды поступят новые входные данные Dx и Dy на формирование следующей команды, то запись этих данных по сигналу WR через схему ИЛИ 27 будет заблокирована сигналами управления Fx и Fy.The duration of the matrix command is determined by the delay time of the third and fourth delay circuits 25 and 26, which delay the control signals Fx and Fy from the outputs of the reception registers 18 and 19 of the data columns and rows to be reset in registers 4 and 5 of the columns and rows of the recorded input data D x and D y for the duration of the required duration of the matrix instruction. If, during the formation of the matrix command, new input data D x and D y are received for the formation of the next command, then the recording of this data by the signal WR through the OR circuit 27 will be blocked by the control signals Fx and Fy.
Таким образом, по сравнению с прототипом в предлагаемом формирователе матричных команд техническим результатом является повышение надежности за счет исключения возможности ложного срабатывания исполнительных элементов командной матрицы либо при любых одиночных отказах в нем функциональных элементов, либо при преждевременном поступлении на информационные входы новых данных на формирование следующей команды во время формирования предыдущей команды.Thus, in comparison with the prototype in the proposed matrix command generator, the technical result is to increase reliability by eliminating the possibility of false triggering of the executive elements of the command matrix either with any single failures of the functional elements in it, or with the premature receipt of new data on the information inputs to form the next command during the formation of the previous team.
Рассмотренный формирователь матричных команд найдет применение в аппаратуре управления исполнительными элементами служебных систем космических аппаратов. В настоящее время такой формирователь находится на стадии внедрения в конструкторскую документацию различных изделий предприятия и реализован на следующих элементах: логические устройства на интегральных микросхемах серии 1554, ключи коммутации столбцов и строк командной матрицы на микросборках с ВК16-3 трансформаторной развязкой по управлению, схемы контроля состояния столбцов и строк на оптоэлектронных микросхемах 249КП1С, ключи коммутации матричного питания на МОП-реле 249КП5Р.The considered shaper of matrix commands will find application in control equipment for executive elements of service systems of spacecraft. Currently, such a shaper is at the stage of introducing various products of the enterprise into the design documentation and is implemented on the following elements: logic devices on integrated circuits of the 1554 series, switching keys for columns and rows of the command matrix on microassemblies with VK16-3 transformer isolation control, state control circuits columns and rows on optoelectronic microcircuits 249KP1S, switches for switching matrix power on a MOS relay 249KP5R.
Из известных заявителю патентно-информационных материалах не обнаружены признаки, сходные с совокупностью признаков заявляемого объекта.Of the patent information materials known to the applicant, no signs were found that are similar to the totality of the features of the claimed object.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014100536/08A RU2549123C1 (en) | 2014-01-09 | 2014-01-09 | Matrix command generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014100536/08A RU2549123C1 (en) | 2014-01-09 | 2014-01-09 | Matrix command generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2549123C1 true RU2549123C1 (en) | 2015-04-20 |
Family
ID=53289592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014100536/08A RU2549123C1 (en) | 2014-01-09 | 2014-01-09 | Matrix command generator |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2549123C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2707913C1 (en) * | 2018-11-29 | 2019-12-02 | Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" | Matrix instruction generator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2071635C1 (en) * | 1992-06-30 | 1997-01-10 | Акционерное общество закрытого типа "Ким" | Digital regulator for multimotored electric drive |
| RU2106679C1 (en) * | 1996-06-21 | 1998-03-10 | Государственный научно-исследовательский и конструкторский институт систем контроля и управления "Система" | Device which tests characteristics |
| RU2340925C2 (en) * | 2005-11-08 | 2008-12-10 | Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" им. С.П. Королева" | Multi-channel command device with electronic commutation |
-
2014
- 2014-01-09 RU RU2014100536/08A patent/RU2549123C1/en active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2071635C1 (en) * | 1992-06-30 | 1997-01-10 | Акционерное общество закрытого типа "Ким" | Digital regulator for multimotored electric drive |
| RU2106679C1 (en) * | 1996-06-21 | 1998-03-10 | Государственный научно-исследовательский и конструкторский институт систем контроля и управления "Система" | Device which tests characteristics |
| RU2340925C2 (en) * | 2005-11-08 | 2008-12-10 | Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" им. С.П. Королева" | Multi-channel command device with electronic commutation |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2707913C1 (en) * | 2018-11-29 | 2019-12-02 | Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" | Matrix instruction generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8117512B2 (en) | Failure detection and mitigation in logic circuits | |
| JP4080060B2 (en) | Method and apparatus for monitoring a plant with multiple functional units | |
| US20110078526A1 (en) | Method and Circuit Configuration for Simulating Fault States in a Control Unit | |
| US4652417A (en) | Fault-tolerant analog output network | |
| WO2016007136A1 (en) | Superconductive gate system | |
| KR102080453B1 (en) | Watchdog apparatus and method thereof | |
| EP2533154A2 (en) | Failure detection and mitigation in logic circuits | |
| RU2549123C1 (en) | Matrix command generator | |
| KR101877818B1 (en) | Repair control circuit and semiconductor integrated circuit using the same | |
| US5613064A (en) | Output network for a fault tolerant control system | |
| US10156609B2 (en) | Device and method for robustness verification | |
| EP3404501B1 (en) | Safety input system for monitoring a sensor in an industrial automation system | |
| CN104346583A (en) | Method and apparatus for securing configuration scan chains of a programmable device | |
| RU2540780C2 (en) | Matrix command generator | |
| KR102179568B1 (en) | Semiconductor device and semiconductor system | |
| Bidner | Fault tree analysis of the hermes cubesat | |
| Szurman et al. | State Synchronization after Partial Reconfiguration of Fault Tolerant CAN Bus Control System | |
| RU2707913C1 (en) | Matrix instruction generator | |
| RU2559702C2 (en) | Electronically switched multichannel command apparatus | |
| EP0382453A2 (en) | Circuit arrangement for verifying data stored in a random access memory | |
| RU2459224C1 (en) | Device to enter digital signals into redundant control system for bench testing of rocket and space equipment | |
| RU2487393C1 (en) | Device for inputting command matrix signals | |
| US20230176538A1 (en) | Solid state power controllers | |
| CN111247534B (en) | Neural network device based on phase change material | |
| Gabriel | Generic construction of availability calculation models for safety loops in process industry |