RU2549112C2 - Выполнение вынужденной транзакции - Google Patents
Выполнение вынужденной транзакции Download PDFInfo
- Publication number
- RU2549112C2 RU2549112C2 RU2012148581/08A RU2012148581A RU2549112C2 RU 2549112 C2 RU2549112 C2 RU 2549112C2 RU 2012148581/08 A RU2012148581/08 A RU 2012148581/08A RU 2012148581 A RU2012148581 A RU 2012148581A RU 2549112 C2 RU2549112 C2 RU 2549112C2
- Authority
- RU
- Russia
- Prior art keywords
- transaction
- command
- memory
- reset
- processor
- Prior art date
Links
- 238000012545 processing Methods 0.000 claims abstract description 67
- 230000009471 action Effects 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 44
- 230000008859 change Effects 0.000 claims description 29
- 230000001934 delay Effects 0.000 claims description 9
- 238000012795 verification Methods 0.000 claims description 6
- 239000000725 suspension Substances 0.000 claims 4
- 239000000126 substance Substances 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 45
- 230000006870 function Effects 0.000 description 35
- 238000013519 translation Methods 0.000 description 33
- 230000014616 translation Effects 0.000 description 33
- 238000005192 partition Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 19
- 238000007667 floating Methods 0.000 description 19
- 230000007704 transition Effects 0.000 description 18
- 238000004590 computer program Methods 0.000 description 16
- 230000007717 exclusion Effects 0.000 description 16
- 238000007792 addition Methods 0.000 description 12
- 238000004891 communication Methods 0.000 description 12
- 238000001914 filtration Methods 0.000 description 12
- 230000007246 mechanism Effects 0.000 description 12
- 239000000872 buffer Substances 0.000 description 11
- 230000001419 dependent effect Effects 0.000 description 8
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 description 8
- 239000003550 marker Substances 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 238000004422 calculation algorithm Methods 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000007774 longterm Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 102000004137 Lysophosphatidic Acid Receptors Human genes 0.000 description 2
- 108090000642 Lysophosphatidic Acid Receptors Proteins 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002688 persistence Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 102100032303 26S proteasome non-ATPase regulatory subunit 2 Human genes 0.000 description 1
- 102000052567 Anaphase-Promoting Complex-Cyclosome Apc1 Subunit Human genes 0.000 description 1
- 101100152663 Caenorhabditis elegans tdc-1 gene Proteins 0.000 description 1
- 101000590272 Homo sapiens 26S proteasome non-ATPase regulatory subunit 2 Proteins 0.000 description 1
- 101000890325 Homo sapiens Anaphase-promoting complex subunit 1 Proteins 0.000 description 1
- 101100496104 Mus musculus Clec2d gene Proteins 0.000 description 1
- 101100274534 Rattus norvegicus Clec2d11 gene Proteins 0.000 description 1
- 238000012884 algebraic function Methods 0.000 description 1
- 230000000454 anti-cipatory effect Effects 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000000547 structure data Methods 0.000 description 1
- 229920000638 styrene acrylonitrile Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/466—Transaction processing
- G06F9/467—Transactional memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/463—Program control block organisation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Peptides Or Proteins (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
Группа изобретений относится к обработке транзакций в вычислительной среде. Технический результат заключается в повышении быстродействия обработки за счет корректирующего действия, основанного на определении ситуации. Предлагается обработка вынужденной транзакции, которая может быть инициирована выполнением команды Начать Транзакцию вынужденно. Вынужденная транзакция имеет ряд ограничений, связанных с нею. При отсутствии нарушений ограничений, указанная вынужденная транзакция завершается. В случае обнаружения ситуации сброса, указанная транзакция повторно выполняется начиная с команды Начать Транзакцию. Нарушение ограничений может привести к прерыванию. 2 н. и 15 з.п. ф-лы, 27 ил.
Description
Предпосылки создания изобретения
Один или более аспектов изобретения относится, в общем, к многопроцессорным вычислительным средам, в частности к транзакционной обработке внутри таких вычислительных сред.
Постоянной проблемой в многопроцессорном программировании являются обновления одной и той же ячейки памяти несколькими центральными процессорными устройствами (ЦП). Многие команды, обновляющие ячейки памяти, включая даже простые логические операции, такие как И (AND), производят это с множественным доступом к ячейке. Например, сначала считывается содержимое ячейки памяти, а потом обновлённый результат возвращается обратно.
Для безопасного обновления одной и той же ячейки памяти несколькими процессорами доступ к ячейке сделан сериализированным. Одна из команд, команда ПРОВЕРИТЬ И УСТАНОВИТЬ (TEST AND SET), введённая в архитектуре S/360, ранее предлагаемой корпорацией International Business Machines, обеспечивает взаимоблокированное обновление ячейки памяти. Взаимная блокировка обновления означает, что с точки зрения других процессоров и подсистемы ввода/вывода (I/O) (например, подсистемы каналов), весь доступ к памяти для команды оказывается неделимым. Позже, в архитектуре S/370, предложенной корпорацией International Business Machines, были введены команды СРАВНИТЬ И ОБМЕНЯТЬ (COMPARE AND SWAP) и СРАВНИТЬ ДВАЖДЫ И ОБМЕНЯТЬ (COMPARE DOUBLE AND SWAP), предоставляющие более усложнённые средства осуществления обновления с взаимоблокировкой, и делающие возможным реализацию того, что теперь известно как блокировочное слово (или семафор). Недавно введённые команды предоставили дополнительные возможности обновления с взаимоблокировкой, включая СРАВНИТЬ И ОБМЕНЯТЬ И ОЧИСТИТЬ (COMPARE AND SWAP AND PURGE) и СРАВНИТЬ И ОБМЕНЯТЬ И СОХРАНИТЬ (COMPARE AND SWAP AND STORE). Однако все эти команды обеспечивают взаимоблокировку только для единичной ячейки памяти.
Более сложные методы программирования могут потребовать взаимно блокированного обновления многих ячеек памяти, такие как добавление элемента к двусвязанному списку. При такой операции как прямой, так и обратный указатель должны выглядеть обновляемыми одновременно с точки зрения других процессоров и подсистемы ввода-вывода. Для того чтобы произвести такое обновление многих ячеек, программа вынуждена использовать отдельную, единичную точку сериализации, такую как блокировочное слово. Однако блокировочные слова могут предусматривать более грубый уровень сериализации, чем гарантированный; например, блокировочные слова могут перевести в последовательный режим целую очередь из миллионов элементов, хотя только два элемента обновляются. Программа может структурировать данные для использования более тонкой сериализации (например, иерархии точек блокировки), но это вносит дополнительные трудности, такие как возможность тупиковой ситуации при нарушении иерархии, и проблемы с восстановлением, если программа сталкивается с ошибкой, удерживая одну или более блокировок, или блокировка не может быть запрошена.
В дополнение к вышесказанному, существует множество сценариев, в которых программа может выполнять последовательность команд, которые могут или не могут привести к ситуации исключения. Если ситуация исключения не наступает, программа продолжается; однако, если обнаружено исключение, программа может предпринять корректирующее действие для устранения ситуации исключения. Java, к примеру, может использовать такое выполнение для, например, упреждающего выполнения, частичного встраивания функции и/или изменения последовательности проверки нуля указателя.
В средах классических операционных систем, таких как z/OS и её предшественники, предложенные корпорацией International Business Machines, программа создаёт среду восстановления для перехвата любой ситуации программного исключения, которая может встретиться. Если программа не перехватывает исключение, операционная система обычно аварийно завершает программу для исключений, которые операционная система не готова обработать. Создание и использование такой среды затратно и сложно.
КРАТКОЕ ИЗЛОЖЕНИЕ
Изобретение устраняет недостатки уровня техники и обеспечивает достижение преимуществ с помощью способа обработки транзакций внутри вычислительной среды, который может быть реализован в компьютерном программном продукте, включающем машиночитаемую запоминающую среду, считываемую обрабатывающим устройством и хранящую команды для выполнения обрабатывающим устройством для выполнения способа. Способ включает, например, выполнение процессором транзакции в вычислительной среде, где указанная транзакция эффективно задерживает фиксацию транзакционных сохранений в главной памяти до тех пор, пока не завершится выбранная транзакция; определение, основанное на выполнении транзакции, что ситуация сброса произошла; проверку, является ли транзакция вынужденной транзакцией, где указанная вынужденная транзакция имеет одно или больше ограничений, связанных с ней; и возвращение к началу транзакции для повторного выполнения транзакции, основанное на определении ситуации сброса и проверке указывающей, что транзакция является вынужденной транзакцией.
В заявке также обсуждаются и заявляются способы и системы, относящиеся к одному или более вариантам воплощения изобретения. Далее, здесь также обсуждаются и могут заявляться службы, относящиеся к одному или более вариантам воплощения изобретения.
Реализуются другие особенности и преимущества. Другие варианты воплощения изобретения и аспекты излагаются здесь подробно и считаются частью формулы изобретения.
КРАТКОЕ ОПИСАНИЕ И НЕСКОЛЬКО ПРЕДСТАВЛЕНИЙ ЧЕРТЕЖЕЙ
Один или более аспектов выделены особо и явно объявлены как примеры в формуле изобретения в конце описания. Вышеуказанные и другие объекты, особенности и преимущества понятны из следующего подробного описания с помощью сопровождающих чертежей, в которых:
На Фиг. 1 изображён один из вариантов вычислительной среды;
На Фиг. 2А изображён один из примеров команды НАЧАТЬ ТРАНЗАКЦИЮ (TRANSACTION BEGIN) (TBEGIN);
На Фиг. 2Б изображён в дальнейших подробностях один из вариантов поля команды TBEGIN согласно Фиг. 2А;
На Фиг. 3А изображён один из примеров команды НАЧАТЬ ТРАНЗАКЦИЮ ВЫНУЖДЕННО (TRANSACTION BEGIN CONSTRAINED) (TBEGINC);
На Фиг. 3Б изображён в дальнейших подробностях один из вариантов поля команды TBEGINC согласно Фиг. 3А;
На Фиг. 4 изображён один из примеров команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ (TRANSACTION END) (TEND);
На Фиг. 5 изображён один из примеров команды СБРОСИТЬ ТРАНЗАКЦИЮ (TRANSACTION ABORT) (TABORT);
На Фиг. 6 изображён один из примеров вложенных транзакций;
На Фиг. 7 изображён один из примеров команды НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ (NONTRANSACTIONAL STORE) (NTSTG);
На Фиг. 8 изображён один из примеров команды ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ (EXTRACT TRANSACTION NESTING DEPTH) (ETND);
На Фиг. 9 изображён один из примеров блока диагностики транзакций;
На Фиг. 10 изображены примеры причин сброса вместе с соответствующими кодами сброса и кодами состояния;
На Фиг. 11 изображён один из вариантов логики, связанный с созданием вынужденной или невынужденной транзакции;
На Фиг. 12 изображён один из вариантов логики, связанный с выполнением транзакции, и в частности, с обработкой ситуации сброса, зависимой от типа транзакции;
На Фиг. 13 изображён один из вариантов логики, связанный с выполнением команды TBEGINC;
На Фиг. 14 изображён один из вариантов логики, связанный с выполнением действия, способствующего завершению вынужденной транзакции;
На Фиг. 15A-15Б изображён пример вставки элемента очереди в двусвязанный список элементов очереди;
На Фиг. 16 изображён один из вариантов компьютерного программного продукта;
На Фиг. 17 изображён один из вариантов главной компьютерной системы;
На Фиг. 18 изображён другой пример компьютерной системы;
На Фиг. 19 изображён ещё один пример компьютерной системы, содержащий компьютерную сеть;
На Фиг. 20 изображён один из вариантов различных элементов компьютерной системы;
На Фиг. 21А изображён один из вариантов исполнительного устройства компьютерной системы согласно Фиг. 20;
На Фиг. 21Б изображён один из вариантов устройства ветвления компьютерной системы согласно Фиг. 20;
На Фиг. 21В изображён один из вариантов устройства загрузки/сохранения компьютерной системы согласно Фиг. 20; и
На Фиг. 22 изображён один из вариантов эмулированной главной компьютерной системы.
ПОДРОБНОЕ ОПИСАНИЕ
В соответствии с одним аспектом, предоставляется средство транзакционного выполнения (TX). Это средство обеспечивает транзакционную обработку команд, и в одном или более вариантов, предоставляет разные режимы выполнения, как описывается ниже, а также вложенные уровни транзакционной обработки.
Средство транзакционного выполнения вводит состояние процессора, называемое режимом транзакционного выполнения (TX). Сразу после перезагрузки процессора, процессор не находится в режиме TX. Процессор входит в режим TX по команде НАЧАТЬ ТРАНЗАКЦИЮ. Процессор выходит из режима TX или (а) по самой внешней команде ЗАКОНЧИТЬ ТРАНЗАКЦИЮ (подробности о внутреннем и внешнем следуют), или (б) если транзакция была сброшена. В режиме TX обращения процессора к памяти выглядят блочно-параллельными с точки зрения других процессоров и подсистемы ввода-вывода. Обращения к памяти или (а) фиксируются в памяти, если самая внешняя транзакция заканчивается без сброса (т.е., например, обновления в кэше или буферах, локальных для процессора, распространяются и сохраняются в реальной памяти и видимы для других процессоров), или (б) отбрасываются, если транзакция сброшена.
Транзакции могут быть вложенными. То есть пока процессор находится в режиме TX, он может выполнить другую команду НАЧАТЬ ТРАНЗАКЦИЮ. Команда, которая вызывает вход процессора в режим TX, называется самой внешней командой НАЧАТЬ ТРАНЗАКЦИЮ; аналогично говорят, что программа находится в самой внешней транзакции. Последующие выполнения команды НАЧАТЬ ТРАНЗАКЦИЮ называются внутренними командами; и программа выполняет внутреннюю транзакцию. Эта модель предусматривает минимальную глубину вложения и зависимую от модели максимальную глубину вложения. Команда ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ возвращает текущее значение глубины вложения и, в последующем варианте, может возвращать максимальное значение глубины вложения. Эта методика использует модель, называемую “выровненное вложение”, в которой состояние сброса при любой глубине вложения вызывает сброс всех уровней транзакции, и управление возвращается к команде, следующей за самой внешней НАЧАТЬ ТРАНЗАКЦИЮ.
Во время обработки транзакции считается, что транзакционное обращение, выполняемое одним процессором, конфликтует с (а) транзакционным или нетранзакционным обращением, выполняемым другим процессором, и (б) нетранзакционным обращением, выполняемым системой ввода-вывода, если оба обращения находятся в любом месте внутри одной строки кэша, и одно или оба обращения являются сохранением. Другими словами, для того чтобы транзакционное выполнение было продуктивным, не должно быть видно, что процессор совершает транзакционные обращения, пока они не зафиксируются. Эта модель программирования может быть очень эффективна в определённых средах; например, обновление двух точек в двусвязанном списке из миллиона элементов. Однако она может быть менее эффективна, если существует значительная конкуренция за позиции памяти, к которым производится транзакционное обращение.
В одной модели транзакционного выполнения (называемой здесь невынужденной транзакцией), когда транзакция сбрасывается, программа может или попытаться перезапустить транзакцию в надежде, что состояния сброса больше нет, или программа может “откатиться” на эквивалентный нетранзакционный путь. В другой модели транзакционного выполнения (называемой здесь вынужденной транзакцией), сброшенная транзакция автоматически перезапускается процессором; в отсутствие нарушения ограничений вынужденная транзакция гарантированно завершается в итоге.
Запуская транзакцию, программа может задать различные проверки, такие как: (а) какие регистры общего назначения восстанавливают их изначальное содержимое в случае сброса транзакции, (б) разрешено ли транзакции изменять контекст регистров с плавающей точкой, включая, например, регистры с плавающей точкой и контрольный регистр с плавающей точкой, (в) разрешено ли транзакции изменять регистры доступа (AR), и (г) должны ли некоторые ситуации программного исключения быль блокированы от вызова прерывания. Если невынужденная транзакция сбрасывается, может быть предоставлена различная диагностическая информация. Например, самая внешняя команда TBEGIN, которая запускает невынужденную транзакцию, может задать программно определяемый блок диагностики транзакции (TDB). Далее, TDB в префиксной зоне процессора или заданный описанием состояния хоста, также может использоваться, если транзакция сброшена из-за программного прерывания или состояния, которое вызывает завершение интерпретирующего выполнения, соответственно.
Выше указаны различные типы регистров. Далее они объясняются подробно. Регистры общего назначения могут использоваться как накопители в общих арифметических и логических операциях. В одном варианте каждый регистр содержит 64 двоичных разряда, и есть 16 регистров общего назначения. Регистры общего назначения идентифицируются по номерам 0-15 и обозначаются в команде четырёхбитным полем R. Некоторые команды обеспечивают адресацию к нескольким регистрам общего назначения, имея несколько полей R. Для некоторых команд подразумевается использование особого регистра общего назначения вместо прямого указания в поле R команды.
Кроме использования в качестве накопителей в общих арифметических и логических операциях, 15 из 16 регистров общего назначения используются также как регистры базового адреса и индексные регистры для формирования адреса. В этих случаях регистры обозначаются в команде четырёхбитным полем B или полем X. Нулевое значение в поле B или X означает, что база или индекс не применяется, и таким образом, регистр общего назначения 0 не должен использоваться как содержащий базовый адрес или индекс.
Команды с плавающей точкой используют ряд регистров с плавающей точкой. Процессор имеет 16 регистров с плавающей точкой, в одном варианте. Регистры с плавающей точкой идентифицируются по номерам 0-15 и обозначаются в командах с плавающей точкой четырёхбитным полем R. Каждый регистр с плавающей точкой является 64-битным и может содержать или короткий (32 бит) или длинный (64 бит) операнд с плавающей точкой.
Регистр управления плавающей точкой (FPC) - 32-битный регистр, который содержит биты маски, бит флага, код исключения данных и биты режима округления и используется во время обработки операций с плавающей точкой.
Далее, в одном варианте, процессор имеет 16 управляющих регистров (CR), каждый из которых имеет 64 двоичных разряда. Двоичные разряды в регистрах закреплены за отдельными средствами в системе, такими как Запись Программных Событий (PER) (обсуждается ниже), и используются или для определения, какая операция может происходить, или для предоставления специальной информации, необходимой средству. В одном варианте для транзакционного средства используются CR0 (биты 8 и 9) и CR2 (биты 61-63), как описано ниже.
Процессор имеет, например, 16 регистров доступа, пронумерованных 0-15. Регистр доступа состоит из 32 двоичных разрядов, содержащих косвенное определение элемента контроля пространства адресов (ASCE). Элемент контроля пространства адресов - параметр, используемый механизмом динамической трансляции адреса (DAT) для перевода ссылок в соответствующее пространство адресов. Когда процессор находится в режиме, называемом режимом регистра доступа (управляющимся битами в слове состояния программы (PSW)), поле B команды, использующееся для определения логического адреса для ссылки в операнде хранения, назначает регистр доступа, а элемент контроля пространства адресов, заданный регистром доступа, используется DAT для данной ссылки. Для некоторых команд используется поле R вместо поля B. Предоставляются команды для загрузки и сохранения содержимого регистров доступа и для перемещения содержимого одного регистра доступа в другой.
Каждый из регистров доступа 1-15 может определять любое пространство адресов. Регистр доступа 0 определяет первичное пространство команд. Когда один из регистров доступа 1-15 используется для определения пространства адресов, процессор выясняет, которое пространство адресов определяется, переводя содержимое регистра доступа. Когда регистр доступа 0 используется для определения пространства адресов, процессор рассматривает регистр доступа как определяющий первичное пространство команд, и не проверяет действительное содержание регистра доступа. Таким образом, 16 регистров доступа могут определять одновременно первичное пространство команд и максимум 15 других пространств.
В одном из вариантов существует несколько типов пространств адресов. Пространство адресов - непрерывная последовательность целых чисел (виртуальных адресов), вместе со специфическими параметрами трансляции, позволяющими связать каждое число с расположением байта в памяти. Последовательность начинается с нуля и продолжается слева направо.
В z/Architecture, например, когда виртуальный адрес используется процессором для обращения к главному запоминающему устройству (оно же главная память), он сперва превращается с помощью динамической трансляции адреса (DAT) в реальный адрес, а затем при помощи префиксации в абсолютный адрес. DAT может использовать от одного до пяти уровней таблиц (страница, сегмент, регион третий, регион второй и регион первый) в качестве параметров трансляции. Определение (происхождение и длина) таблицы наивысшего уровня для отдельного пространства адресов называется элементом контроля пространства адресов и находится для использования в DAT в управляющем регистре или определено регистром доступа. Иначе, элемент контроля пространства адресов для пространства адресов может быть обозначением реального пространства, которое указывает, что DAT должно транслировать виртуальный адрес, просто рассматривая его как реальный адрес без использования каких-либо таблиц.
DAT в разное время использует элементы контроля пространства адресов в разных управляющих регистрах или заданные регистрами доступа. Выбор определяется режимом трансляции, заданным в текущем PSW. Доступны четыре режима трансляции: режим первичного пространства, режим вторичного пространства, режим регистра доступа и режим домашнего пространства. Разные пространства адресов адресуются в зависимости от режима трансляции.
В любой момент, когда процессор находится в режиме первичного пространства или режиме вторичного пространства, процессор может транслировать виртуальные адреса, относящиеся к двум пространствам адресов - первичному пространству адресов и вторичному пространству адресов. В любой момент, когда процессор находится в режиме регистра доступа, он может транслировать виртуальные адреса вплоть до 16 пространств адресов - первичное пространство адресов и вплоть до 15 пространств адресов, заданных AR. В любой момент, когда процессор находится в режиме домашнего пространства, он может транслировать виртуальные адреса домашнего пространства адресов.
Первичное пространство адресов обозначается так, потому что оно состоит из первичных виртуальных адресов, которые транслируются с помощью первичного элемента контроля пространства адресов (ASCE). Аналогично, вторичное пространство адресов состоит из вторичных виртуальных адресов, транслирующихся с помощью вторичного ASCE; пространства адресов, заданные AR, состоят из виртуальных адресов, заданных AR, транслирующихся при помощи ASCE, заданных AR; и домашнее пространство адресов состоит из домашних виртуальных адресов, транслирующихся при помощи домашнего ASCE. Первичные и вторичные ASCE находятся в управляющих регистрах 1 и 7 соответственно. ASCE, заданные AR, находятся в пунктах второй таблицы НПА, которые находятся с помощью процесса, называемого трансляцией регистра доступа (ART) при помощи управляющего регистра 2, 5 и 8. Домашний ASCE находится в управляющем регистре 13.
Один из вариантов вычислительной среды, включающий и использующий один или более аспектов описываемого здесь транзакционного средства, описывается при помощи Фиг. 1.
Согласно Фиг. 1, в одном примере, вычислительная среда 100 основывается на архитектуре z/Architecture, предлагаемой корпорацией International Business Machines (IBM®), Армонк, штат Нью-Йорк. z/Architecture описана в публикации IBM, озаглавленной “z/Architecture - Principles of Operation,” публикация № SA22-7932-08, 9 издание, август 2010, которая включается сюда по ссылке во всей её целостности.
Z/ARCHITECTURE, IBM, Z/OS и Z/VM (упоминаемые ниже) являются зарегистрированными торговыми марками корпорации International Business Machines, Армонк, штат Нью-Йорк. Другие названия, использованные здесь, могут быть зарегистрированными торговыми марками, торговыми марками или названиями изделий корпорации International Business Machines или других компаний.
В качестве примера, вычислительная среда 100 включает центральный процессорный комплекс (CPC) 102, соединённый с одним или более устройств ввода-вывода 106 через один или более управляющих модулей 108. Центральный процессорный комплекс 102 включает, например, один или более центральных процессоров 110, один или более разделов 112 (например, логических разделов (LP)), гипервизор логических разделов 114 и подсистему ввода-вывода 115, каждый из которых описывается ниже.
Центральные процессоры 110 являются ресурсами физического процессора, выделенные логическим разделам. В частности, каждый логический раздел 112 имеет один или более логических процессоров, каждый из которых представляет собой весь или часть физического процессора 110, выделенную разделу. Логические процессоры отдельного раздела 112 могут быть или закреплены за разделом, так что лежащий в основе ресурс процессора 110 зарезервирован за этим разделом; или разделены с другим разделом, так что лежащий в основе ресурс процессора потенциально доступен для другого раздела.
Логический раздел функционирует как отдельная система и имеет одно или несколько приложений и, опционально, резидентную операционную систему внутри, которая может отличаться для каждого логического раздела. В одном варианте операционной системой является операционная система z/OS, операционная система z/VM, операционная система z/Linux или операционная система TPF, предлагаемая корпорацией International Business Machines, Армонк, штат Нью-Йорк. Логические разделы 112 управляются гипервизором 114 логических разделов, который реализуется микропрограммой, выполняющейся на процессорах 110. В данном контексте микропрограмма включает, например, микрокод и/или милликод процессора. Она включает, например, команды аппаратного уровня и/или структуры данных, используемые в реализации машинного кода высокого уровня. В одном варианте она включает, например, проприетарный код, который обычно поставляется как микрокод, который включает достоверное программное обеспечение или микрокод, специфичный для нижележащего аппаратного обеспечения, и управляет доступом операционной системы к системному аппаратному обеспечению.
Каждый из логических разделов и гипервизор логических разделов включают одну или более программ, постоянно находящихся в соответствующих разделах центрального запоминающего устройства, связанного с центральными процессорами. Одним из примеров гипервизора 114 логических разделов является Администратор Системы/Ресурсов Процессора (Processor Resource/System Manager (PR/SM)), предлагаемый корпорацией International Business Machines, Армонк, штат Нью-Йорк.
Подсистема 115 ввода-вывода направляет поток информации между устройствами 106 ввода-вывода и главным запоминающим устройством (оно же главная память). Она соединяется с центральным процессорным комплексом, в котором она может быть частью центрального процессорного комплекса или отделена от него. Подсистема ввода-вывода облегчает центральным процессорам задачу прямой связи с устройствами ввода-вывода и позволяет производить обработку данных параллельно с обработкой ввода-вывода. Для обеспечения связи подсистема ввода-вывода использует адаптеры связи ввода-вывода. Существуют различные типы адаптеров связи, включая, например, каналы, адаптеры ввода-вывода, платы PCI, платы Ethernet, платы Интерфейса Малого Компьютерного Хранилища (SCSI) и т.д. В отдельном примере, описанном здесь, адаптерами связи ввода-вывода являются каналы, и, таким образом, подсистема ввода-вывода называется здесь канальной подсистемой. Однако это лишь один из примеров. Могут использоваться другие типы подсистем ввода-вывода.
Подсистема ввода-вывода использует один или более путей ввода-вывода в качестве линий связи, управляя потоком информации к устройствам 106 или от них. В этом отдельном примере эти пути называются канальными путями, так как адаптеры связи являются каналами.
Вычислительная среда, описанная выше, является лишь одним примером вычислительной среды, которая может использоваться. Могут использоваться другие среды, включая, но не ограничиваясь, неразделённые среды, другие разделённые среды и/или эмулированные среды; варианты не ограничиваются любой одной средой.
В соответствии с одним или более аспектами, средство транзакционного выполнения является усовершенствованием процессора, которое предоставляет средства, с помощью которых процессор может выполнить последовательность команд (известную как транзакция), которая может обращаться ко многим ячейкам памяти, включая обновление этих ячеек. С точки зрения других процессоров и подсистемы ввода-вывода, транзакция или (а) завершается во всей целостности как единичная атомарная операция, или (б) сбрасывается, потенциально не оставляя никаких свидетельств того, что она вообще выполнялась (за исключением некоторых ситуаций, описанных здесь). Таким образом, успешно завершённая транзакция может обновить множество ячеек памяти без какой-либо особой блокировки, которая нужна в классической многопроцессорной модели.
Средство транзакционного выполнения включает, например, одну или более директив; одну или более команд; обработку транзакций, включая вынужденное и невынужденное выполнение; и обработку сброса, каждая из которых далее описывается ниже.
В одном варианте воплощения изобретения, для управления средством транзакционного выполнения используются три директивы специального назначения, включая Слово Состояния Программы (PSW) сброса транзакции, адрес блока диагностики транзакций (TDB) и глубину вложения транзакций; пять бит управляющего регистра; и шесть общих команд, включая НАЧАТЬ ТРАНЗАКЦИЮ (вынужденную и невынужденную), ЗАКОНЧИТЬ ТРАНЗАКЦИЮ, ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ и НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ. Когда средство инсталлируется, оно инсталлируется, например, на все процессоры в конфигурации. Обозначение средства, бит 73 в одной реализации, будучи единицей, указывает, что установлено средство транзакционного выполнения.
Когда установлено средство транзакционного выполнения, конфигурация предоставляет средство невынужденного транзакционного выполнения и, опционально, средство вынужденного транзакционного выполнения, каждое из которых описывается ниже. Если обозначения средства 50 и 73, к примеру, оба равны единице, установлено средство вынужденного транзакционного выполнения. Оба обозначения средства хранятся в памяти в определённых позициях.
В данном контексте название команды НАЧАТЬ ТРАНЗАКЦИЮ относится к командам с сокращениями TBEGIN (Начать Транзакцию для невынужденной транзакции) и TBEGINC (Начать Транзакцию для вынужденной транзакции). Рассуждения, касающиеся специфических команд, обозначаются названием команды с последующим сокращением в скобках или только сокращением.
Один из вариантов формата команды НАЧАТЬ ТРАНЗАКЦИЮ (TBEGIN) изображён на Фиг. 2А-2Б. К примеру, команда TBEGIN 200 включает поле кода операции 202, которое включает код операции, определяющий невынужденную операцию начала транзакции; базовое поле (B1) 204; поле смещения (D1) 206; и непосредственное поле (I2) 208. Если поле B1 не нуль, содержимое регистра общего назначения, определённого B1 204, складывается с D1 206 для получения адреса первого операнда.
Если поле B1 не нуль, применяется следующее:
- Если глубина вложения транзакции изначально нуль, адрес первого операнда определяет положение 256-байтного блока диагностики транзакций, называемого TDB, заданный TBEGIN (далее описан ниже), в котором может сохраняться различная диагностическая информация, если транзакция сбрасывается. Если процессор находится в режиме первичного пространства или в режиме регистра доступа, адрес первого операнда определяет позицию в первичном пространстве адресов. Если процессор находится в режиме вторичного пространства или в режиме домашнего пространства, адрес первого операнда определяет позицию во вторичном или домашнем пространстве адресов соответственно. Если DAT выключено, адрес блока диагностики транзакций (TDBA) определяет позицию в реальном запоминающем устройстве.
Определяется доступность памяти для первого операнда. Если доступно, логический адрес операнда помещается в адрес блока диагностики транзакций (TDBA), и TDBA действителен.
- Если процессор уже находится в режиме невынужденного транзакционного выполнения, TDBA не изменяется, и нельзя предсказать, проверен ли первый операнд на доступность.
Если поле B1 равно нулю, не обнаруживаются исключения доступа для первого операнда и, для самой внешней команды TBEGIN, TDBA недействителен.
Биты поля I2 определяются следующим образом, к примеру:
Маска Сохранения Регистров Общего Назначения (General Register Save Mask) (GRSM) 210 (Фиг. 2Б): Биты 0-7 поля I2 содержат маску сохранения регистров общего назначения (GRSM). Каждый бит GRSM представляет чётно-нечётную пару регистров общего назначения, где бит 0 представляет регистры 0 и 1, бит 1 представляет регистры 2 и 3 и так далее. Если бит в GRSM самой внешней команды TBEGIN равен нулю, соответствующая пара регистров не сохраняется. Если бит в GRSM самой внешней команды TBEGIN равен единице, соответствующая пара регистров сохраняется в зависящем от модели месте, которое недоступно программе напрямую.
Если транзакция сбрасывается, сохранённые пары регистров восстанавливают своё содержимое на момент, когда выполнялась самая внешняя команда TBEGIN. Содержимое всех других (несохранённых) регистров общего назначения не восстанавливается, если транзакция сбрасывается.
Маска сохранения регистров общего назначения игнорируется всеми TBEGIN за исключением самой внешней.
Разрешить Изменение AR (Allow AR Modification) (A) 212: Директива A, бит 12 поля I2, контролирует, разрешено ли транзакции изменять регистр доступа. Эффективная директива разрешения изменения AR является логическим И (AND) директивы A в команде TBEGIN для текущего уровня вложения и для всех внешних уровней.
Если эффективная директива A равна нулю, транзакция будет сброшена с кодом сброса 11 (недопустимая команда), если будет сделана попытка изменить любой регистр доступа. Если эффективная директива A равна единице, транзакция не будет сброшена, если регистр доступа будет изменён (в отсутствие любых других причин сброса).
Разрешить Операцию с Плавающей Точкой (Allow Floating Point Operation) (F) 214: Директива F, бит 13 поля I2, контролирует, разрешено ли транзакции выполнять определённые команды с плавающей точкой. Эффективная директива разрешения операции с плавающей точкой является логическим И (AND) директивы F в команде TBEGIN для текущего уровня вложения и для всех внешних уровней.
Если эффективная директива F равна нулю, то (а) транзакция будет сброшена с кодом сброса 11 (недопустимая команда), если будет сделана попытка выполнить команду с плавающей точкой, и (б) код исключения данных (DXC) в байте 2 управляющего регистра с плавающей точкой (FPCR) не будет установлен никаким состоянием исключения программы исключения данных. Если эффективная директива F равна единице, то (а) транзакция не будет сброшена, если будет сделана попытка выполнить команду с плавающей точкой (в отсутствие любых других причин сброса), и (б) DXC в FPCR может быть установлен состоянием исключения программы исключения данных.
Директива Фильтрации Прерывания Программы (Program Interruption Filtering Control) (PIFC) 216: Биты 14-15 поля I2 являются директивой фильтрации прерывания программы (PIFC). PIFC контролирует, вызывают ли прерывание некоторые классы ситуаций программного исключения (например, исключение адресации, исключение данных, исключение операций, исключение защиты и т.д.), которые происходят пока процессор находится в режиме транзакционного выполнения.
Эффективная PIFC является наивысшей величиной PIFC в команде TBEGIN для текущего уровня вложения и для всех внешних уровней. Если эффективная PIFC равна нулю, все ситуации программного исключения вызывают прерывание. Если эффективная PIFC равна единице, ситуации программного исключения, имеющие класс транзакционного выполнения 1 и 2, вызывают прерывание. (Каждой ситуации программного прерывания назначен как минимум один класс транзакционного выполнения, зависящий от серьёзности исключения. Важность основывается на вероятности восстановления во время повторного выполнения транзакции, и нужно ли операционной системе видеть прерывание). Если эффективная PIFC равна двум, ситуации программного исключения, имеющие класс транзакционного выполнения 1, вызывают прерывание. PIFC, равный 3, зарезервирован.
Биты 8-11 поля I2 (биты 40-43 команды) зарезервированы и должны содержать нули; иначе, программа не сможет совместимо работать в будущем.
Один из вариантов формата инструкции НАЧАТЬ ТРАНЗАКЦИЮ ВЫНУЖДЕННО (TBEGINC) описан при помощи Фиг. 3А-3Б. В одном примере команда TBEGINC 300 включает поле кода операции 302, которое включает код операции, определяющий вынужденную операцию начала транзакции; базовое поле (B1) 304; поле смещения (D1) 306 и непосредственное поле (I2) 308. Содержимое регистра общего назначения, определённого B1 304, складывается с D1 306 для получения адреса первого операнда. Однако при команде вынужденного начала транзакции адрес первого операнда не используется для обращения к памяти. Вместо этого поле B1 команды включает нули; иначе обнаруживается исключение определения.
В одном из вариантов поле I2 включает различные директивы, пример которых изображён на Фиг. 3Б.
Биты поля I2 определяются следующим образом, к примеру:
Маска Сохранения Регистров Общего Назначения (GRSM) 310: Биты 0-7 поля I2 содержат маску сохранения регистров общего назначения (GRSM). Каждый бит GRSM представляет чётно-нечётную пару регистров общего назначения, где бит 0 представляет регистры 0 и 1, бит 1 представляет регистры 2 и 3 и так далее. Если бит в GRSM равен нулю, соответствующая пара регистров не сохраняется. Если бит в GRSM равен единице, соответствующая пара регистров сохраняется в зависящем от модели месте, которое недоступно программе напрямую.
Если транзакция сбрасывается, сохранённые пары регистров восстанавливают своё содержимое на момент, когда выполнялась самая внешняя команда НАЧАТЬ ТРАНЗАКЦИЮ. Содержимое всех других (несохранённых) регистров общего назначения не восстанавливается, если вынужденная транзакция сбрасывается.
Если TBEGINC используется для продолжения выполнения в режиме выполнения невынужденной транзакции, маска сохранения регистров общего назначения игнорируется.
Разрешить Изменение AR (A) 312: Директива A, бит 12 поля I2, контролирует, разрешено ли транзакции изменять регистр доступа. Эффективная директива разрешения изменения AR является логическим И (AND) директивы A в команде TBEGINC для текущего уровня вложения и для любых внешних команд TBEGIN или TBEGINC.
Если эффективная директива A равна нулю, транзакция будет сброшена с кодом сброса 11 (недопустимая команда), если будет сделана попытка изменить любой регистр доступа. Если эффективная директива A равна единице, транзакция не будет сброшена, если регистр доступа будет изменён (в отсутствие любых других причин сброса).
Биты 8-11 и 13-15 поля I2 (биты 40-43 и 45-47 команды) зарезервированы и должны содержать нули.
Окончание команды НАЧАТЬ ТРАНЗАКЦИЮ задаётся командой ЗАКОНЧИТЬ ТРАНЗАКЦИЮ (TEND), формат которой изображён на Фиг. 4. К примеру, команда TEND 400 включает поле кода операции 402, которое включает код операции, определяющий операцию конца транзакции.
Касательно средства транзакционного выполнения используется ряд терминов, и поэтому, только для удобства, ниже приводится список терминов в алфавитном порядке. В одном из вариантов эти термины имеют следующие определения:
Сброс (Abort): Транзакция сбрасывается, если она заканчивается ранее команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ, которая приводит к нулевой глубине вложения транзакций. Когда транзакция сбрасывается, происходит следующее, в одном из вариантов:
- Транзакционные обращения к памяти, совершенные любым и всеми уровнями транзакции, отбрасываются (т.е. не фиксируются).
- Нетранзакционные обращения к памяти, совершенные любым и всеми уровнями транзакции, фиксируются.
- Регистры, определенные маской сохранения регистров общего назначения (GRSM) самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ, восстанавливают их содержимое на момент до выполнения транзакции (т.е. содержимое при выполнении самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ). Регистры общего назначения, не определенные маской сохранения регистров общего назначения (GRSM) самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ, не восстанавливаются.
- Регистры доступа, регистры с плавающей точкой и управляющий регистр с плавающей точкой не восстанавливаются. Любые изменения, внесенные в эти регистры во время выполнения транзакции, остаются при сбросе транзакции.
Транзакция может быть сброшена из-за множества причин, включая попытку выполнения недопустимой команды, попытку изменения недопустимого ресурса, конфликт транзакций, превышение различных ресурсов процессора, любую ситуацию прерывания интерпретационного выполнения, любое прерывание, команду СБРОСИТЬ ТРАНЗАКЦИЮ и другие причины. Код сброса транзакции предоставляет конкретные причины, почему транзакция может быть сброшена.
Один из примеров формата команды СБРОСИТЬ ТРАНЗАКЦИЮ (TABORT) описан при помощи Фиг. 5. К примеру, команда TABORT 500 включает поле кода операции 502, которое включает код операции, определяющий операцию сброса транзакции; базовое поле (B2) 504; и поле смещения (D2) 506. Если поле B2 не нуль, содержимое регистра общего назначения, определённого B2 504, складывается с D2 506 для получения адреса второго операнда; иначе адрес второго операнда создаётся только из поля D2, а поле B2 игнорируется. Адрес второго операнда не используется для адресации данных; вместо этого адрес создаёт код сброса транзакции, который помещается в блок диагностики транзакции во время обработки сброса. Вычисление адреса для адреса второго операнда следует правилам адресной арифметики: в режиме 24-битной адресации биты 0-29 устанавливаются в нуль; в режиме 31-битной адресации биты 0-32 устанавливаются в нуль.
Фиксация (Commit): При завершении самой внешней команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ, процессор фиксирует обращения к памяти, совершённые транзакцией (т.е. самой внешней транзакцией и любыми вложенными уровнями), так что они становятся видимы другим процессорам и подсистеме ввода-вывода. С точки зрения других процессоров и подсистемы ввода-вывода, все обращения считывания и записи, совершённые всеми вложенными уровнями транзакции, выглядят как происходящие как единичная параллельная операция при осуществлении фиксации.
Содержимое регистров общего назначения, регистров доступа, регистров с плавающей точкой и управляющего регистра с плавающей точкой не изменяется в процессе фиксации. Любые изменения, внесённые в эти регистры во время выполнения транзакции, остаются при фиксации сохранений транзакции.
Конфликт (Conflict): Транзакционное обращение, выполняемое одним процессором, конфликтует или (а) с транзакционным или нетранзакционным обращением, выполняемым другим процессором, или (б) с нетранзакционным обращением, выполняемым системой ввода-вывода, если оба обращения находятся в любом месте внутри одной строки кэша, и одно или оба обращения являются сохранением.
Конфликт может быть обнаружен при упреждающем выполнении команд процессором, даже если конфликт не может быть обнаружен в концептуальной последовательности.
Вынужденная Транзакция (Constrained Transaction): Вынужденная транзакция является транзакцией, которая выполняется в режиме вынужденного транзакционного выполнения и подвержена следующим ограничениям:
- Доступно лишь подмножество основных команд.
- Может выполняться ограниченное число команд.
- Может быть доступно ограниченное число мест хранения операнда.
- Транзакция ограничена единственным уровнем вложения.
В отсутствие повторяющихся прерываний или конфликтов с другими процессорами и подсистемой ввода-вывода вынужденная транзакция в итоге завершается, таким образом, не требуется подпрограмма-обработчик сброса. Вынужденные транзакции подробно описываются ниже.
Если инструкция НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC) выполняется, когда процессор уже находится в режиме невынужденного транзакционного выполнения, выполнение продолжается как вложенная невынужденная транзакция.
Режим Вынужденного Транзакционного Выполнения (Constrained Transactional Execution Mode): Если глубина вложения транзакций равна нулю, а транзакция запускается командой TBEGINC, процессор входит в режим вынужденного транзакционного выполнения. Пока процессор находится в режиме вынужденного транзакционного выполнения, глубина вложения транзакций равна единице.
Вложенная Транзакция (Nested Transaction): Если команда НАЧАТЬ ТРАНЗАКЦИЮ поступает, когда процессор находится в режиме невынужденного транзакционного выполнения, транзакция становится вложенной.
Средство транзакционного выполнения использует модель, называемую выровненным вложением. В режиме выровненного вложения сохранения, произведённые внутренней транзакцией, невидимы для других процессоров и подсистемы ввода-вывода, пока самая внешняя транзакция не зафиксирует эти сохранения. Аналогично, если транзакция сбрасывается, все вложенные транзакции сбрасываются, и все транзакционные сохранения всех вложенных транзакций отбрасываются.
Один из примеров вложенных транзакций изображён на Фиг. 6. Как видно, первая команда TBEGIN 600 начинает самую внешнюю транзакцию 601, TBEGIN 602 начинает первую вложенную транзакцию, а TBEGIN 604 начинает вторую вложенную транзакцию. В этом примере TBEGIN 604 и TEND 606 определяют самую внутреннюю транзакцию 608. Когда выполняется TEND 610, фиксируются транзакционные сохранения 612 для самой внешней транзакции и всех внутренних транзакций.
Невынужденная Транзакция (Nonconstrained Transaction): Невынужденная транзакция является транзакцией, которая выполняется в режиме невынужденного транзакционного выполнения. Хотя невынужденная транзакция не ограничена наподобие вынужденной транзакции, она всё ещё может быть сброшена из-за множества причин.
Режим Невынужденного Транзакционного Выполнения (Nonconstrained Transactional Execution Mode): Если транзакция запускается командой TBEGIN, процессор входит в режим невынужденного транзакционного выполнения. Пока процессор находится в режиме невынужденного транзакционного выполнения, глубина вложения транзакций может изменяться от единицы до максимальной глубины вложения транзакций.
Нетранзакционное Обращение (Non-Transactional Access): Нетранзакционные обращения являются обращениями к операндам памяти, совершаемые процессором, не находящимся в режиме транзакционного выполнения, (т.е. классические обращения к памяти вне транзакции). Далее, обращения, совершаемые подсистемой ввода-вывода, являются нетранзакционными обращениями. Кроме того, команда НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ может использоваться для вызова нетранзакционного обращения к памяти, когда процессор находится в режиме невынужденного транзакционного выполнения.
Один из вариантов формата команды НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ описан при помощи Фиг. 7. К примеру, команда НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ 700 включает множество полей кода операции 702a, 702b, определяющих код операции, который задаёт нетранзакционную операцию с памятью: поле регистра (R1) 704, определяющее регистр, содержимое которого называется первым операндом; индексное поле (X2) 706; базовое поле (B2) 708; первое поле смещения (DL2) 710 и второе поле смещения (DH2) 712. Содержимое регистра общего назначения, определённого полями X2 и B2, складывается с результатом конкатенации содержимого полей DH2 и DL2 для образования адреса второго операнда. Если одно или оба поля X2 или B2 равны нулю, соответствующий регистр не принимает участия в сложении.
Первый 64-битный операнд нетранзакционно помещается без изменений на место второго операнда.
Смещение, полученное конкатенацией полей DH2 и DL2, обрабатывается как двоичное целое 20-разрядное число со знаком.
Второй операнд должен быть выровнен по границе двойного слова; иначе обнаруживается исключение определения, и операция подавляется.
Внешняя/Самая Внешняя Транзакция (Outer/Outermost Transaction): Транзакция с низшей величиной глубины вложения транзакций является внешней транзакцией. Транзакция с величиной глубины вложения транзакций, равной единице, является самой внешней транзакцией.
Самая внешняя НАЧАТЬ ТРАНЗАКЦИЮ является командой, которая выполняется, когда глубина вложения транзакций изначально равна нулю. Самая внешняя ЗАКОНЧИТЬ ТРАНЗАКЦИЮ является командой, которая вызывает переход глубины вложения транзакций от единицы к нулю. Вынужденная транзакция является самой внешней транзакцией в этом варианте.
Фильтрация Программного Прерывания (Program Interruption Filtering): Если транзакция сбрасывается из-за некоторых условий программного исключения, программа опционально может предотвращать вызов прерывания. Эта методика называется фильтрацией программного прерывания. Фильтрация программного прерывания управляется транзакционным классом прерывания, эффективной директивой программного прерывания из команды НАЧАТЬ ТРАНЗАКЦИЮ и переопределением фильтрации программного прерывания транзакционного выполнения в управляющем регистре 0.
Транзакция (Transaction): Транзакция включает обращения к операндам памяти и изменения выбранных регистров общего назначения, совершённые, когда процессор находится в режиме транзакционного выполнения. Для невынужденной транзакции обращения к операндам памяти могут включать как транзакционные обращения, так и нетранзакционные обращения. Для вынужденной транзакции обращения к операндам памяти ограничены транзакционными обращениями. С точки зрения других процессоров и подсистемы ввода-вывода, все обращения к операндам памяти, совершённые процессором в режиме транзакционного выполнения, выглядят как происходящие как единичная параллельная операция. Если транзакция сбрасывается, транзакционные обращения к памяти отбрасываются, а любые регистры, заданные маской сохранения регистров общего назначения (МСРОТ) самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ, восстанавливают содержимое на момент до выполнения транзакции.
Транзакционные Обращения (Transactional Accesses): Транзакционные обращения являются обращениями к операндам памяти, совершаемые, когда процессор находится в режиме транзакционного выполнения, за исключением обращений, совершённых командой НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ.
Режим Транзакционного Выполнения (Transactional Execution Mode): Термин "режим транзакционного выполнения" (он же режим выполнения транзакций) описывает общее функционирование обоих режимов невынужденного и вынужденного транзакционного выполнения. Поэтому при описании функционирования используются термины "невынужденный" и "вынужденный" для обозначения режима транзакционного выполнения.
Если глубина вложения транзакций равна нулю, процессор не находится в режиме транзакционного выполнения (эта ситуация называется также режимом нетранзакционного выполнения).
С точки зрения процессора, считывание и запись, совершённые в режиме транзакционного выполнения, не отличаются от совершённых не в режиме транзакционного выполнения.
В одном из вариантов z/Architecture средство транзакционного выполнения находится под управлением битов 8-9 управляющего регистра 0, битов 61-63 управляющего регистра 2, глубины вложения транзакций, адреса блока диагностики транзакций и слова состояния программы (PSW) сброса транзакции.
Сразу после начального обнуления процессора содержимое двоичных разрядов 8-9 управляющего регистра 0, двоичных разрядов 62-63 управляющего регистра 2 и глубина вложения транзакций устанавливаются в нуль. Если директива транзакционного выполнения, бит 8 управляющего регистра 0, равна нулю, процессор не может быть переведён в режим транзакционного выполнения.
Дальнейшие подробности касательно различных директив описываются ниже.
Как упоминалось, средство транзакционного выполнения управляется двумя битами в управляющем регистре нуль и тремя битами в управляющем регистре два. Например:
Биты Управляющего Регистра 0 (Control Register 0 Bits): Назначение битов следующее, в одном варианте:
Директива Транзакционного Выполнения (TXC): Бит 8 управляющего регистра нуль является директивой транзакционного выполнения. Этот бит предоставляет механизм, при помощи которого управляющая программа (например, операционная система) может выяснить, употребляется или нет программой средство транзакционного выполнения. Бит 8 должен быть равен единице для успешного входа в режим транзакционного выполнения.
Если бит 8 управляющего регистра 0 равен нулю, попытка выполнения команд ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ, НАЧАТЬ ТРАНЗАКЦИЮ и ЗАКОНЧИТЬ ТРАНЗАКЦИЮ вызывает выполнение специальной операции.
Один из вариантов формата команды ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ описан при помощи Фиг. 8. К примеру, команда ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ 800 включает поле кода операции 802, которое определяет код операции, которое обозначает операцию извлечения глубины вложения транзакций; и поле регистра R1 804, которое определяет регистр общего назначения.
Текущая глубина вложения транзакций помещается в биты 48-63 регистра общего назначения R1. Биты 0-31 регистра остаются неизменными, а биты 32-47 регистра устанавливаются в нуль.
В другом варианте максимальная глубина вложения транзакций также помещается в главный регистр R1, например в биты 16-31.
Переопределение Фильтрации Программного Прерывания Транзакционного Выполнения (PIFO): Бит 9 управляющего регистра нуль является переопределением фильтрации программного прерывания транзакционного выполнения. Этот бит предоставляет механизм, с помощью которого управляющая программа может убедиться, что любая ситуация программного исключения, которая происходит, когда процессор находится в режиме транзакционного выполнения, вызывает прерывание безотносительно к эффективной директиве фильтрации программного прерывания, определённой или подразумеваемой командой (командами) НАЧАТЬ ТРАНЗАКЦИЮ.
Биты Управляющего Регистра 2 (Control Register 2 Bits): Назначение битов следующее, в одном варианте:
Область Диагностики Транзакций (TDS): Бит 61 управляющего регистра 2 управляет применимостью директивы диагностики транзакций (transaction diagnosis control) (TDC) в битах 62-63 регистра следующим образом:
TDS
| Величина | Значение |
| 0 | TDC применяется безотносительно нахождения процессора в состоянии задачи или супервизора. |
| 1 | TDC применяется только если процессор находится в состоянии задачи. Если процессор находится в состоянии супервизора, обработка осуществляется как если бы TDC содержала нуль. |
Директива Диагностики Транзакций (TDC): Биты 62-63 управляющего регистра 2 являются 2-разрядным целым числом без знака, которое может использоваться для вызова случайного сброса транзакций в диагностических целях. Кодировка TDC следующая, к примеру:
TDC
| Величина | Значение |
| 0 | Нормальная работа; транзакции не сбрасываются в результате TDC. |
| 1 | Сброс каждой транзакции на случайной команде, но перед выполнением самой внешней команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ. |
| 2 | Сброс случайных транзакций на случайной команде. |
| 3 | Зарезервировано |
Если транзакция сбрасывается из-за ненулевого TDC, то может происходить что-то из следующего:
- Код сброса устанавливается в любой из кодов 7-11, 13-16 или 255, с величиной кода, случайно выбранной процессором; код состояния устанавливается соответствующим коду сброса. Коды сброса далее описываются ниже.
- Для невынужденной транзакции код состояния устанавливается равным единице. В этом случае код сброса не применяется.
Реализована ли величина TDC 1, зависит от модели. Если не реализована, величина 1 действует, как если бы было задано 2.
Для вынужденной транзакции величина TDC 1 обрабатывается, как если бы было задано 2.
Если задана величина TDC 3, результаты непредсказуемы.
Адрес Блока Диагностики Транзакций (Transaction Diagnostic Block Address) (TDBA)
Действительный адрес блока диагностики транзакций (TDBA) устанавливается из адреса первого операнда самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ (TBEGIN), если поле B1 команды не нуль. Если процессор находится в режиме первичного пространства или регистра доступа, TDBA определяет положение в первичном пространстве адресов. Если процессор находится в режиме вторичного пространства или домашнего пространства, TDBA определяет положение во вторичном или домашнем пространстве адресов соответственно. Если DAT (Динамическая Трансляция Адресов) выключена, TDBA определяет положение в реальном запоминающем устройстве.
TDBA используется процессором для нахождения блока диагностики транзакций, называемого TDB, заданный TBEGIN, если транзакция впоследствии сбрасывается. Три самых правых бита TDBA равны нулю, что означает, что TDB, заданный TBEGIN, находится на границе двойного слова.
Если поле B1 самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ (TBEGIN) равно нулю, адрес блока диагностики транзакций недействителен, и не сохраняется никаких TDB, заданных TBEGIN, если транзакция впоследствии сбрасывается.
PSW Сброса Транзакции (Transaction Abort PSW) (TAPSW)
Во время выполнения команды НАЧАТЬ ТРАНЗАКЦИЮ (TBEGIN), когда глубина вложения изначально нуль, PSW сброса транзакции устанавливается равным содержимому текущего PSW; а адрес команды PSW сброса транзакции определяет следующую последовательную команду (т.е. команду, следующую за самой внешней TBEGIN). Во время выполнения команды НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC), когда глубина вложения изначально нуль, PSW сброса транзакции устанавливается равным содержимому текущего PSW, кроме случаев, когда адрес команды PSW сброса транзакции определяет команду TBEGINC (а не следующую последовательную команду, следующую за TBEGINC).
Если транзакция сбрасывается, код состояния в PSW сброса транзакции заменяется кодом, обозначающим серьёзность состояния сброса. Впоследствии, если транзакция была сброшена из-за причин, которые не вызвали прерывание, PSW загружается из PSW сброса транзакции; если транзакция была сброшена из-за причин, которые вызвали прерывание, PSW сброса транзакции сохраняется как старое PSW прерывания.
PSW сброса транзакции не изменяется во время выполнения любой внутренней команды НАЧАТЬ ТРАНЗАКЦИЮ.
Глубина Вложения Транзакций (Transaction Nesting Depth) (TND)
Глубина вложения транзакций является, например, 16-разрядным числом без знака, которое увеличивается на единицу каждый раз, когда команда НАЧАТЬ ТРАНЗАКЦИЮ завершается с кодом состояния 0, и уменьшается на единицу, когда команда ЗАКОЧИТЬ ТРАНЗАКЦИЮ завершается. Глубина вложения транзакций возвращается в нуль, если транзакция сбрасывается, или обнулением процессора.
В одном из вариантов реализована максимальная TND 15.
В одной из реализаций, когда процессор находится в режиме вынужденного транзакционного выполнения, глубина вложения транзакций равна единице. Кроме того, хотя максимальная TND может быть представлена 4-битной величиной, TND определена 16-битной величиной для облегчения её проверки в блоке диагностики транзакций.
Блок Диагностики Транзакций (Transaction Diagnostic Block) (TDB)
Если транзакция сбрасывается, различная статусная информация может быть сохранена в блоке диагностики транзакций (TDB).
1. TDB, заданный TBEGIN (TBEGIN-specified TDB): Для невынужденной транзакции, если поле B1 самой внешней команды TBEGIN не нуль, адрес первого операнда команды определяет TDB, заданный TBEGIN. Это положение задается прикладной программой и может быть проверено обработчиком сброса приложения.
2. TDB Программного Прерывания (PI) (Program-Interruption (PI) TDB): Если невынужденная транзакция сбрасывается из-за неотфильтрованной ситуации программного исключения, или если вынужденная транзакция сбрасывается из-за любой ситуации программного исключения (т.е. любой ситуации, которая вызывает обнаружение программного прерывания), TDB PI сохраняется в ячейках в префиксной зоне. Он доступен для операционной системы для проверки и регистрации в любой диагностической отчетности, которую она может предоставлять.
3. TDB Перехвата (Interception TDB): Если транзакция сбрасывается из-за любой ситуации программного исключения, вызывающей перехват (т.е. ситуация вызывает прекращение интерпретационного выполнения и возврат управления к главной программе), TDB сохраняется в месте, определенном в блоке описания состояния для гостевой операционной системы.
TDB, заданный TBEGIN, сохраняется, в одном варианте, только если адрес TDB действителен (т.е. когда поле B1 самой внешней команды TBEGINC не нуль).
Для сбросов из-за ситуаций неотфильтрованного программного исключения будет сохранён лишь один из TDB PI или TDB Перехвата. Таким образом, могут сохраняться нуль, один или два TDB на один сброс.
Дальнейшие подробности касательно одного примера каждого из TDB описываются ниже.
TDB, заданный TBEGIN (TBEGIN-specified TDB): 256-байтная ячейка, заданная действительным адресом блока диагностики транзакций. Если адрес блока диагностики транзакций действителен, TDB, заданный TBEGIN, сохраняется при сбросе транзакции. TDB, заданный TBEGIN, подчиняется всем механизмам защиты памяти, которые действуют при выполнении самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ. Событие изменения памяти PER (Запись Программных Событий) для любой части TDB, заданного TBEGIN, обнаруживается во время выполнения самой внешней TBEGIN, но не во время обработки сброса транзакции.
Одной из целей PER является содействие отладке программ. Она позволяет предупреждать программу о следующих типах событий, к примеру:
- Выполнение успешной команды ветвления. Предоставляется опция наступления события только если положение цели ветвления находится в пределах заданной области памяти.
- Выборка команды из заданной области памяти.
- Изменение содержимого заданной области памяти. Предоставляется опция наступления события только если область памяти находится в пределах заданных пространств адресов.
- Выполнение команды СОХРАНИТЬ ПРИ ПОМОЩИ РЕАЛЬНОГО АДРЕСА (STORE USING REAL ADDRESS).
Выполнение команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ.
Программа может выборочно задать, чтобы распознавался один или более типов событий, за исключением того, что событие для СОХРАНИТЬ ПРИ ПОМОЩИ РЕАЛЬНОГО АДРЕСА может быть задано только вместе с событием изменения памяти. Информация касательно события PER предоставляется программе при помощи программного прерывания, с вызовом прерывания, идентифицируемого по коду прерывания.
Если адрес блока диагностики транзакций недействителен, TDB, заданный TBEGIN, не сохраняется.
TDB Программного Прерывания (Program-Interruption TDB): Реальное расположение 6144-6399 (шестнадцатеричные 1800-18FF). TDB программного прерывания сохраняется, если транзакция сбрасывается из-за программного прерывания. Если транзакция сбрасывается из-за других причин, содержимое TDB программного прерывания непредсказуемо.
TDB программного прерывания не подчиняется никакому механизму защиты. События изменения памяти PER не обнаруживаются для TDB программного прерывания, если он сохраняется во время программного прерывания.
TDB Перехвата (Interception TDB): Реальная 256-байтная ячейка главного компьютера, заданная ячейками 488-495 описания состояния. TDB перехвата сохраняется, когда сброшенная транзакция вызывает перехват прерывания гостевой программы (т.е. код перехвата 8). Если транзакция сбрасывается из-за других причин, содержимое TDB перехвата непредсказуемо. TDB перехвата не подчиняется никакому механизму защиты.
Как показано на Фиг. 9, поля блока диагностики транзакций 900 следующие, в одном варианте:
Формат 902: Байт 0 содержит обозначение действительности и формата, т.е.:
| Величина | Значение |
| 0 | Остальные поля TDB непредсказуемы. |
| 1 | TDB формата 1, остальные поля которого описаны ниже. |
| 2-255 | Зарезервировано |
TDB, в котором поле формата равно нулю, называется нулевым TDB.
Флаги 904: Байт 1 содержит различные обозначения, т.е.:
Достоверность Маркера Конфликта (CTV):
Если транзакция сбрасывается из-за конфликта считывания или записи (т.е. коды сброса 9 или 10 соответственно), бит 0 байта 1 является обозначением достоверности маркера конфликта. Если обозначение CTV равно единице, маркер конфликта 910 в байтах 16-23 TDB содержит логический адрес, на котором был обнаружен конфликт. Если обозначение CTV равно нулю, биты 16-23 TDB непредсказуемы.
Если транзакция сбрасывается из-за любой причины, иной нежели конфликт считывания или записи, бит 0 байта 1 сохраняется как нуль.
Обозначение Вынужденной Транзакции (CTI): Если процессор находится в режиме вынужденного транзакционного выполнения, бит 1 байта 1 установлен равным единице. Если процессор находится в режиме невынужденного транзакционного выполнения, бит 1 байта 1 установлен равным нулю.
Зарезервировано: Биты 2-7 байта 1 зарезервированы и сохраняются равными нулю.
Глубина Вложения Транзакций (TND) 906: Байты 6-7 содержат глубину вложений транзакций, когда транзакция была сброшена.
Код Сброса Транзакции (TAC) 908: Байты 8-15 содержат 64-битный беззнаковый код сброса транзакции. Каждый пункт кода указывает причину, по которой транзакция сбрасывается.
Сохраняется ли код сброса транзакции в TDB программного прерывания, когда транзакция сбрасывается из-за причин, отличных от программного прерывания, зависит от модели.
Маркер Конфликта 910: Для транзакций, которые сбрасываются из-за конфликта считывания или записи (т.е. коды сброса 9 или 10 соответственно), байты 16-23 содержат логический адрес ячейки памяти, на которой был обнаружен конфликт. Маркер конфликта имеет смысл, если бит CTV, бит 0 байта 1, равен единице.
Если бит CTV равен нулю, биты 16-23 непредсказуемы.
Из-за упреждающего выполнения процессором маркер конфликта может задавать ячейку памяти, которая не обязательно будет достигнута в последовательности концептуального выполнения транзакции.
Адрес Команды Сброшенной Транзакции (ATIA) 912: Байты 24-31 содержат адрес команды, которая идентифицирует команду, которая выполнялась, когда был обнаружен сброс. Если транзакция сбрасывается из-за кодов сброса 2, 5, 6, 11, 13 или 256 и выше, или если транзакция сбрасывается из-за кодов сброса 4 или 13, а ситуация программного исключения обнуляет, ATIA указывает прямо на команду, которая выполнялась. Если транзакция сбрасывается из-за кодов сброса 4 или 12, а ситуация программного исключения не обнуляет, ATIA указывает после команды, которая выполнялась.
Если транзакция сбрасывается из-за кодов сброса 7-10, 14-16 или 255, ATIA не обязательно указывает на действительную команду, вызвавшую сброс, а может указывать на более раннюю или позднюю команду в пределах транзакции.
Если транзакция сбрасывается из-за команды, которая является целью команды исполнительного типа, ATIA идентифицирует команду исполнительного типа, указывая на эту команду или же после неё в зависимости от кода сброса, как описано выше. ATIA не указывает на цель команды исполнительного типа.
ATIA подчиняется режиму адресации, когда транзакция сбрасывается. В 24-битном режиме адресации биты 0-40 поля содержат нули. В 31-битном режиме адресации биты 0-32 поля содержат нули.
Сохраняется ли адрес команды сброшенной транзакции в TDB программного прерывания, когда транзакция сбрасывается из-за причин, отличных от программного прерывания, зависит от модели.
Если транзакция сбрасывается из-за кодов сброса 4 или 12, а ситуация программного исключения не обнуляет, ATIA не указывает на команду, вызвавшую сброс. Вычитая количество полуслов, определённое кодом длины прерывания (ILC), из ATIA, можно идентифицировать команду, вызвавшую сброс, в условиях, которые подавляют или обрывают, или для событий не-PER, которые завершаются. Если транзакция сбрасывается из-за события PER, и не присутствуют другие ситуации программного исключения, ATIA непредсказуем.
Если адрес блока диагностики транзакций действителен, ILC может быть проверен в идентификации программного прерывания (PIID) в байтах 36-39 TDB, заданного TBEGIN. Если фильтрация не применяется, ILC может быть проверен в PIID в ячейках 140-143 реальной памяти.
Идентификация Обращения Исключения (EAID) 914: Для транзакций, сброшенных из-за некоторых ситуаций фильтрованного программного исключения, байт 32 TDB, заданного TBEGIN, содержит идентификацию обращения исключения. В одном из примеров z/Architecture формат EAID и случаи, в которых она сохраняется, такие же, как описанные в реальной ячейке 160, когда ситуация исключения вызывает прерывание, как описано в выше включённых по ссылке "Принципах Работы".
Для транзакций, сброшенных по другим причинам, включая любые ситуации исключения, которые вызывают программное прерывание, байт 32 непредсказуем. Байт 32 непредсказуем в TDB программного прерывания.
Это поле сохраняется только в TDB, заданном адресом блока диагностики транзакций; иначе, это поле зарезервировано. EAID сохраняется только для ситуаций программного исключения защиты DAT или управляемой списком доступа, типа ASCE, трансляции страниц, трансляции региона первого, трансляции региона второго, трансляции региона третьего и трансляции сегментов.
Код Исключения Данных (Data Exception Code) (DXC) 916: Для транзакций, сброшенных из-за ситуаций программного исключения фильтрованного исключения данных, байт 33 TDB, заданного TBEGIN, содержит код исключения данных. В одном из примеров z/Architecture формат DXC и случаи, в которых он сохраняется, такие же, как описанные в реальной ячейке 147, когда ситуация исключения вызывает прерывание, как описано в выше включённых по ссылке "Принципах Работы". В одном из примеров ячейка 147 включает DXC.
Для транзакций, сброшенных по другим причинам, включая любые ситуации исключения, которые вызывают программное прерывание, байт 33 непредсказуем. Байт 33 непредсказуем в TDB программного прерывания.
Это поле сохраняется только в TDB, заданном адресом блока диагностики транзакций; иначе, это поле зарезервировано. DXC сохраняется только для ситуаций программного исключения данных.
Идентификация Программного Прерывания (Program Interruption Identification) (PIID) 918: Для транзакций, сброшенных из-за некоторых ситуаций фильтрованного программного исключения, байты 36-39 TDB, заданного TBEGINC, содержат идентификацию программного прерывания. В одном из примеров z/Architecture формат PIID и случаи, в которых она сохраняется, такие же, как описанные в реальных ячейках 140-143, когда ситуация исключения вызывает прерывание (как описано в выше включённых по ссылке "Принципах Работы"), кроме случая, когда код длины команды в битах 13-14 PIID соответствует команде, на которой была обнаружена ситуация исключения.
Для транзакций, сброшенных по другим причинам, включая любые ситуации исключения, которые вызывают программное прерывание, байты 36-39 непредсказуемы. Байты 36-39 непредсказуемы в TDB программного прерывания.
Это поле сохраняется только в TDB, заданном адресом блока диагностики транзакций; иначе, это поле зарезервировано. Идентификация программного прерывания сохраняется только для ситуаций программного исключения.
Идентификация Исключения Трансляции (TEID) 920: Для транзакций, сброшенных из-за любой из следующих ситуаций фильтрованного программного исключения, байты 40-47 TDB, заданного TBEGIN, содержат идентификацию исключения трансляции.
- Защита DAT или управляемая списком доступа
- Тип ASCE
- Трансляция страниц
- Трансляция региона первого
- Трансляция региона второго
- Трансляция региона третьего
- Исключение трансляции сегментов
В одном из примеров z/Architecture формат TEID и случаи, в которых она сохраняется, такие же, как описанные в реальных ячейках 168-175, когда ситуация исключения вызывает прерывание, как описано в выше включённых по ссылке "Принципах Работы".
Для транзакций, сброшенных по другим причинам, включая любые ситуации исключения, которые вызывают программное прерывание, байты 40-47 непредсказуемы. Байты 40-47 непредсказуемы в TDB программного прерывания.
Это поле сохраняется только в TDB, заданном адресом блока диагностики транзакций; иначе, это поле зарезервировано.
Адрес События Останова 922: Для транзакций, сброшенных из-за некоторых ситуаций фильтрованного программного исключения, байты 48-55 TDB, заданного TBEGIN, содержат адрес события останова. В одном из примеров z/Architecture формат адреса события останова такой же, как описанный в реальных ячейках 272-279, когда ситуация вызывает прерывание, как описано в выше включённых по ссылке "Принципах Работы".
Для транзакций, сброшенных по другим причинам, включая любые ситуации исключения, которые вызывают программное прерывание, байты 48-55 непредсказуемы. Байты 48-55 непредсказуемы в TDB программного прерывания.
Это поле сохраняется только в TDB, заданном адресом блока диагностики транзакций; иначе, это поле зарезервировано.
Дальнейшие подробности касательно событий останова описываются ниже.
В одном из вариантов z/Architecture, если установлено средство PER-3, оно предоставляет программе адрес последней команды, которая вызовет останов при последовательном выполнении процессором. Запись адреса события останова может использоваться как средство отладки для обнаружения неуправляемого ветвления. Это средство предоставляет, например, 64-битный регистр в процессоре, называемый регистром адреса события останова. Каждый раз, когда команда, отличная от СБРОСИТЬ ТРАНЗАКЦИЮ, вызывает останов последовательного выполнения команд (т.е. адрес команды в PSW замещается, а не увеличивается на длину команды), адрес этой команды помещается в регистр адреса события останова. Когда бы ни произошло программное прерывание, указана или нет PER, текущее содержимое регистра адреса события останова помещается в ячейки 272-279 реальной памяти.
Если команда, вызывающая событие останова, является целью команды исполнительного типа (ВЫПОЛНИТЬ или ВЫПОЛНИТЬ ОТНОСИТЕЛЬНО ДЛИННОЕ), то адрес команды, использованный для выборки команды исполнительного типа, помещается в регистр адреса события останова.
В одном из вариантов z/Architecture считается, что событие останова происходит всегда, когда одна из следующих команд вызывает ветвление: РАЗВЕТВИТЬ И СВЯЗАТЬ (BAL, BALR); РАЗВЕТВИТЬ И СОХРАНИТЬ (BAS, BASR); РАЗВЕТВИТЬ И СОХРАНИТЬ И УСТАНОВИТЬ РЕЖИМ (BASSM); РАЗВЕТВИТЬ И УСТАНОВИТЬ РЕЖИМ (BSM); РАЗВЕТВИТЬ И ПОМЕСТИТЬ В СТЕК (BAKR); РАЗВЕТВИТЬ ПО УСЛОВИЮ (BC, BCR); РАЗВЕТВИТЬ ПО СЧЁТЧИКУ (BCT, BCTR, BCTG, BCTGR); РАЗВЕТВИТЬ ПО ИНДЕКСУ ВЫШЕ (BXH, BXHG); РАЗВЕТВИТЬ ПО ИНДЕКСУ НИЖЕ ИЛИ РАВНО (BXLE, BXLEG); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО УСЛОВИЮ (BRC); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО УСЛОВИЮ ДЛИННОЕ (BRCL); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО СЧЁТЧИКУ (BRCT, BRCTG); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО ИНДЕКСУ ВЫШЕ (BRXH, BRXHG); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО ИНДЕКСУ НИЖЕ ИЛИ РАВНО (BRXLE, BRXLG); СРАВНИТЬ И РАЗВЕТВИТЬ (CRB, CGRB); СРАВНИТЬ И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО (CRJ, CGRJ); СРАВНИТЬ НЕПОСРЕДСTВЕННО И РАЗВЕТВИТЬ (CIB, CGIB); СРАВНИТЬ НЕПОСРЕДСTВЕННО И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО (CIJ, CGIJ); СРАВНИТЬ ЛОГИЧЕСКИ И РАЗВЕТВИТЬ (CLRB, CLGRB); СРАВНИТЬ ЛОГИЧЕСКИ И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО (CLRJ, CLGRJ); СРАВНИТЬ ЛОГИЧЕСКИ НЕПОСРЕДСTВЕННО И РАЗВЕТВИТЬ (CLIB, CLGIB) и СРАВНИТЬ ЛОГИЧЕСКИ НЕПОСРЕДСTВЕННО И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО (CLIJ, CLGIJ).
Также считается, что событие останова происходит всегда, когда одна из следующих команд завершается: РАЗВЕТВИТЬ И УСТАНОВИТЬ ПОЛНОМОЧИЯ (BSA); РАЗВЕТВИТЬ В ПОДПРОСТРАНСTВЕННОЙ ГРУППЕ (BSG); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО И СОХРАНИТЬ (BRAS); РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО И СОХРАНИТЬ ДЛИННОЕ (BRASL); ЗАГРУЗИТЬ PSW (LPSW); ЗАГРУЗИТЬ PSW РАСШИРЕННО (LPSWE); ВЫЗОВ ПРОГРАММЫ (PC); ВОЗВРАТ ПРОГРАММЫ (PR); ПЕРЕНОС ПРОГРАММЫ (PT); ПЕРЕНОС ПРОГРАММЫ С КОПИЕЙ (PTI); ПРОДОЛЖЕНИЕ ПРОГРАММЫ (RP) и ЛОВУШКА (TRAP2, TRAP4).
Не считается, что происходит событие останова в результате сброса транзакции (или неявно, или в результате команды СБРОСИТЬ ТРАНЗАКЦИЮ).
Диагностическая Информация, Зависящая от Модели 924: Байты 112-127 содержат диагностическую информацию, зависящую от модели.
Для всех кодов сброса, кроме 12 (фильтрованное программное прерывание), диагностическая информация, зависящая от модели, сохраняется в каждом TDB, который сохраняется.
В одном из вариантов диагностическая информация, зависящая от модели, включает следующее:
- Байты 112-119 содержат вектор из 64 бит, называемых индикаторами ветвления транзакционного выполнения (TXBI). Каждый из первых 63 бит вектора обозначает результаты выполнения команды ветвления, когда процессор находится в режиме транзакционного выполнения, т.е.:
| Величина | Значение |
| 0 | Команда завершилась без ветвления. |
| 1 | Команда завершилась с ветвлением. |
Бит 0 представляет результат первой такой команды ветвления, бит 1 представляет результат второй такой команды ветвления, и так далее.
Если были выполнены менее чем 63 инструкции ветвления, пока процессор находился в режиме транзакционного выполнения, крайние правые биты, которые не соответствуют командам ветвления, устанавливаются в нули (включая бит 63). Если были выполнены более чем 63 команды ветвления, бит 63 TXBI устанавливается в единицу.
Биты в TXBI устанавливаются командами, способными вызывать событие останова, как перечислено выше, за исключением следующего:
- Любая недопустимая команда не вызывает установку бита в TXBI.
- Для команд, например, z/Architecture, если поле M1 команды РАЗВЕТВИТЬ ПО УСЛОВИЮ, РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО УСЛОВИЮ или РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО УСЛОВИЮ ДЛИННОЕ равно нулю, или если поле R2 следующей команды равно нулю, вызывает ли выполнение команды установку бита в TXBI, зависит от модели.
- РАЗВЕТВИТЬ И СВЯЗАТЬ (BALR); РАЗВЕТВИТЬ И СОХРАНИТЬ (BASR); РАЗВЕТВИТЬ И СОХРАНИТЬ И УСТАНОВИТЬ РЕЖИМ (BASSM); РАЗВЕТВИТЬ И УСТАНОВИТЬ РЕЖИМ (BSM); РАЗВЕТВИТЬ ПО УСЛОВИЮ (BCR) и РАЗВЕТВИТЬ ПО СЧЕТЧИКУ (BCTR, BCTGR)
- Для ситуаций сброса, которые были вызваны исключением доступа главного компьютера, двоичный разряд 0 байта 127 устанавливается в единицу. Для всех других ситуаций сброса двоичный разряд 0 байта 127 устанавливается в нуль.
- Для ситуаций сброса, которые были обнаружены устройством загрузки/сохранения (load/store unit) (LSU), пять крайних правых бит байта 127 содержат обозначение причины. Для ситуаций сброса, которые не были обнаружены LSU, байт 127 зарезервирован.
Регистры общего назначения 930: Байты 128-255 содержат содержимое регистров общего назначения 0-15 на момент, когда транзакция была сброшена. Регистры сохраняются в восходящем порядке, начиная с регистра общего назначения 0 в байтах 128-135, регистра общего назначения 1 в байтах 136-143, и так далее.
Зарезервировано: Все другие поля зарезервированы. Если не указано иное, содержимое зарезервированных полей непредсказуемо.
С точки зрения других процессоров и подсистемы ввода-вывода, сохранение TDB во время сброса транзакции является множественным обращением, происходящим после любых нетранзакционных сохранений.
Транзакция может быть сброшена из-за причин, которые находятся вне области непосредственной конфигурации, в которой она выполняется. Например, переходные процессы, обнаруженные гипервизором (таким как LPAR или z/VM), могут вызвать сброс транзакции.
Информация, предоставляемая в блоке диагностики транзакций, предназначена для диагностических целей и преимущественно верна. Однако, так как сброс может быть вызван событием вне области непосредственной конфигурации, информация, такая как код сброса или идентификация программного прерывания, может неточно отражать ситуацию внутри конфигурации и, таким образом, не должна использоваться для определения действия программы.
В дополнение к диагностической информации, сохраняющейся в TDB, если транзакция сбрасывается из-за любой ситуации программного исключения данных, а как директива регистра AFP, бит 45 управляющего регистра 0, так и эффективная директива разрешения операции с плавающей точкой (F) равны единице, код исключения данных (DXC) помещается в байт 2 управляющего регистра с плавающей точкой (FPC), безотносительно к тому, применяется ли фильтрация к ситуации программного исключения. Если транзакция сбрасывается, а одна или обе директива регистра AFP и эффективная директива разрешения операции с плавающей точкой равны нулю, DXC не помещается в FPC.
В одном из вариантов, как указано здесь, если установлено средство транзакционного выполнения, предоставляются следующие основные команды.
- ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ
- НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ
- СБРОСИТЬ ТРАНЗАКЦИЮ
- НАЧАТЬ ТРАНЗАКЦИЮ
- ЗАКОНЧИТЬ ТРАНЗАКЦИЮ
Если процессор находится в режиме транзакционного выполнения, попытка выполнения некоторых команд недопустима и вызывает сброс транзакции.
Возникшая в режиме вынужденного транзакционного выполнения попытка выполнения недопустимой команды также может привести к вынужденному программному прерыванию транзакции или может привести к продолжению выполнения, как если бы транзакция не была вынужденной.
В одном из примеров z/Architecture недопустимые команды включают, к примеру, следующие непривилегированные команды: СРАВНИТЬ И ОБМЕНЯТЬ И СОХРАНИТЬ; ИЗМЕНИТЬ ДИРЕКТИВЫ ИНСТРУМЕНТА СРЕДЫ ВЫПОЛНЕНИЯ; ОСУЩЕСTВИТЬ БЛОКИРОВАННУЮ ОПЕРАЦИЮ; ПРЕДВАРИТЕЛЬНО ВЫБРАТЬ ДАННЫЕ (ОТНОСИТЕЛЬНО ДЛИННОЕ), если код в поле M1 равен 6 или 7; СОХРАНИТЬ СИМВОЛЫ ПО МАСКЕ ВЫШЕ, если поле M3 равно нулю, а код в поле R1 равен 6 или 7; СОХРАНИТЬ СПИСОК СРЕДСTВ РАСШИРЕННО; СОХРАНИТЬ ДИРЕКТИВЫ ИНСТРУМЕНТА СРЕДЫ ВЫПОЛНЕНИЯ; ВЫЗОВ СУПЕРВИЗОРА и ПРОВЕРИТЬ ДИРЕКТИВЫ ИНСТРУМЕНТА СРЕДЫ ВЫПОЛНЕНИЯ.
В вышеприведённом списке, СРАВНИТЬ И ОБМЕНЯТЬ И СОХРАНИТЬ и ОСУЩЕСTВИТЬ БЛОКИРОВАННУЮ ОПЕРАЦИЮ являются сложными командами, которые могут быть реализованы более эффективно с помощью базовых команд в режиме TX. Случаи для ПРЕДВАРИТЕЛЬНО ВЫБРАТЬ ДАННЫЕ и ПРЕДВАРИТЕЛЬНО ВЫБРАТЬ ДАННЫЕ ОТНОСИТЕЛЬНО ДЛИННОЕ недопустимы, так как коды 6 и 7 возвращают строку кэша, требующую фиксации данных потенциально ранее, чем завершение транзакции. ВЫЗОВ СУПЕРВИЗОРА недопустим, так как он вызывает прерывание (которое вызывает сброс транзакции).
В ситуациях, перечисленных ниже, следующие команды недопустимы:
- РАЗВЕТВИТЬ И СВЯЗАТЬ (BALR); РАЗВЕТВИТЬ И СОХРАНИТЬ (BASR) и РАЗВЕТВИТЬ И СОХРАНИТЬ И УСТАНОВИТЬ РЕЖИМ, если поле R2 команды не нуль, а трассировка ветвления включена.
- РАЗВЕТВИТЬ И СОХРАНИТЬ И УСТАНОВИТЬ РЕЖИМ и РАЗВЕТВИТЬ И УСТАНОВИТЬ РЕЖИМ, если поле R2 команды не нуль, а трассировка режима включена; УСТАНОВИТЬ РЕЖИМ АДРЕСАЦИИ, если трассировка режима включена.
- ВЫЗОВ МОНИТОРА, если обнаружена ситуация события монитора.
Вышеприведённый список включает команды, которые могут создавать трассировочные сообщения. Если этим командам разрешено выполняться транзакционно и создавать трассировочные сообщения, и транзакция впоследствии сбрасывается, указатель трассировочной таблицы в управляющем регистре 12 передвинется, но записи в трассировочную таблицу будут отброшены. Это оставит несоответствующий провал в трассировочной таблице. Поэтому команды недопустимы в случаях, когда они будут создавать трассировочные сообщения.
Если процессор находится в режиме транзакционного выполнения, недопустимы ли следующие команды, зависит от модели: ЗАШИФРОВАТЬ СООБЩЕНИЕ; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ CFB; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ СЦЕПЛЕНИЯ; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ СЧЁТЧИКА; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ OFB; ВЫЗОВ СЖАТИЯ; ВЫЧИСЛИТЬ КОНТРОЛЬНУЮ СУММУ ПРОМЕЖУТОЧНОГО СООБЩЕНИЯ; ВЫЧИСЛИТЬ КОНТРОЛЬНУЮ СУММУ ПОСЛЕДНЕГО СООБЩЕНИЯ; ВЫЧИСЛИТЬ КОД АУТЕНТИФИКАЦИИ СООБЩЕНИЯ; ТРАНСЛИРОВАТЬ ЮНИКОД-16 В ЮНИКОД-32; ТРАНСЛИРОВАТЬ ЮНИКОД-16 В ЮНИКОД-8; ТРАНСЛИРОВАТЬ ЮНИКОД-32 В ЮНИКОД-16; ТРАНСЛИРОВАТЬ ЮНИКОД-32 В ЮНИКОД-8; ТРАНСЛИРОВАТЬ ЮНИКОД-8 В ЮНИКОД-16; ТРАНСЛИРОВАТЬ ЮНИКОД-8 В ЮНИКОД-32; ПРОИЗВЕСТИ КРИПТОГРАФИЧЕСКОЕ ВЫЧИСЛЕНИЕ; ВЫКЛЮЧИТЬ ИНСТРУМЕНТ СРЕДЫ ВЫПОЛНЕНИЯ и ВКЛЮЧИТЬ ИНСТРУМЕНТ СРЕДЫ ВЫПОЛНЕНИЯ.
Каждая из этих команд или в настоящее время реализуется аппаратным сопроцессором, или была в прошлых машинах и поэтому считается недопустимой.
Если эффективная директива разрешения изменения AR (A) равна нулю, недопустимы следующие команды: КОПИРОВАТЬ ДОСТУП; ЗАГРУЗИТЬ ДОСТУП МНОЖЕСTВЕННО; ЗАГРУЗИТЬ АДРЕС РАСШИРЕННО и УСТАНОВИТЬ ДОСТУП.
Каждая из вышеуказанных команд вызывает изменение содержимого регистра доступа. Если директива A в команде НАЧАТЬ ТРАНЗАКЦИЮ равна нулю, то программа явным образом указывает, что изменение регистра доступа не будет разрешено.
Если директива разрешения операции с плавающей точкой (F) равна нулю, недопустимы команды с плавающей точкой.
В определённых обстоятельствах могут быть недопустимы следующие команды: ИЗВЛЕЧЬ ВРЕМЯ ПРОЦЕССОРА; ИЗВЛЕЧЬ PSW; СОХРАНИТЬ СИНХРОНИЗАЦИЮ; СОХРАНИТЬ СИНХРОНИЗАЦИЮ РАСШИРЕННО и СОХРАНИТЬ СИНХРОНИЗАЦИЮ БЫСТРО.
Каждая из вышеуказанных команд подчиняется контролю перехвата в описании состояния интерпретационного выполнения. Если гипервизор установил контроль перехвата для этих команд, то их выполнение может быть продолжено из-за реализации гипервизора; поэтому они считаются недопустимыми, если происходит перехват.
Если невынужденная транзакция сбрасывается из-за попытки выполнения недопустимой команды, код сброса транзакции в блоке диагностики транзакций устанавливается в 11 (недопустимая команда), а код состояния устанавливается в 3, за исключением следующего: если невынужденная транзакция сбрасывается из-за попытки выполнения команды, которая иначе вызовет исключение привилегированной операции, нельзя предсказать, установится ли код сброса в 11 (недопустимая команда) или в 4 (нефильтрованное программное исключение в результате обнаружения программного исключения привилегированной операции). Если невынужденная транзакция сбрасывается из-за попытки выполнения команды ПРЕДВАРИТЕЛЬНО ВЫБРАТЬ ДАННЫЕ (ОТНОСИТЕЛЬНО ДЛИННОЕ), если код в поле M1 равен 6 или 7, или команды СОХРАНИТЬ СИМВОЛЫ ПО МАСКЕ ВЫШЕ, если поле M3 равно нулю, а код в поле R1 равен 6 или 7, нельзя предсказать, установится ли код сброса в 11 (недопустимая команда) или в 16 (кэш другое). Если невынужденная транзакция сбрасывается из-за попытки выполнения команды ВЫЗОВ МОНИТОРА и присутствует как ситуация события монитора, так и ситуация исключения определения, нельзя предсказать, установится ли код сброса в 11 или в 4 или, если программное прерывание отфильтровано, в 12.
При вынужденной транзакции могут быть недопустимы дополнительные команды. Хотя эти команды в настоящее время не определены как недопустимые при невынужденной транзакции, они могут быть недопустимы в определённых обстоятельствах при невынужденной транзакции на будущих процессорах.
Некоторые недопустимые команды могут быть разрешены в транзакционном выполнении на будущих процессорах. Таким образом, программа не должна полагаться на сброс транзакции из-за попытки выполнения недопустимой команды. Следует использовать команду СБРОСИТЬ ТРАНЗАКЦИЮ для надёжного вызова сброса транзакции.
В невынужденной транзакции программа должна обеспечить альтернативную нетранзакционную ветвь кода для размещения транзакции, которая сбрасывается из-за недопустимой команды.
Во время работы, если глубина вложения транзакций равна нулю, выполнение команды НАЧАТЬ ТРАНЗАКЦИЮ (TBEGIN) с нулевым результатом в коде состояния вызывает вход процессора в режим невынужденного транзакционного выполнения. Если глубина вложения транзакций равна нулю, выполнение команды НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC) с нулевым результатом в коде состояния вызывает вход процессора в режим вынужденного транзакционного выполнения.
Кроме случаев, где явно указано иное, все правила, которые применяются к нетранзакционному выполнению, применяются также к транзакционному выполнению. Ниже приводятся дополнительные характеристики обработки, когда процессор находится в режиме транзакционного выполнения.
Если процессор находится в режиме невынужденного транзакционного выполнения, выполнение команды НАЧАТЬ ТРАНЗАКЦИЮ (TBEGIN) с нулевым результатом в коде состояния вызывает продолжение работы процессора в режиме невынужденного транзакционного выполнения.
С точки зрения процессора считывание и запись, совершённые в режиме транзакционного выполнения, не отличаются от совершённых не в режиме транзакционного выполнения. С точки зрения других процессоров и подсистемы ввода-вывода все обращения к операндам памяти, совершённые процессором в режиме транзакционного выполнения, выглядят как единичное параллельное обращение. То есть, определено, что обращения ко всем байтам внутри полуслова, слова, двойного слова или четвертного слова выглядят блочно-параллельными с точки зрения других процессоров и программ ввода-вывода (например, канальных). Полуслово, слово, двойное слово или четвертное слово в этом разделе называются блоком. Если определено, что ссылка типа считывания выглядит параллельной внутри блока, не допускается обращение записи со стороны другого процессора или программы ввода-вывода во время считывания байтов, содержащихся в блоке. Если определено, что ссылка типа записи выглядит параллельной внутри блока, не допускается обращение как считывания, так и записи со стороны другого процессора или программы ввода-вывода во время записи байтов, содержащихся в блоке.
Обращения записи для команды и считывание таблиц DAT и ART (Таблица Регистров Доступа) следуют нетранзакционным правилам.
Процессор обычно выходит из режима транзакционного выполнения при помощи команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ, которая вызывает переход глубины вложения транзакций в нуль, в случае чего транзакция завершается.
Когда процессор выходит из режима транзакционного выполнения при помощи завершения команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ, все записи, совершённые в режиме транзакционного выполнения, фиксируются; т.е. запись выглядит как происходящая как единичная блочно-параллельная операция с точки зрения других процессоров и подсистемы ввода-вывода.
Транзакция может быть сброшена косвенно по множеству причин или сброшена явным образом по команде СБРОСИТЬ ТРАНЗАКЦИЮ. Примеры возможных причин сброса транзакции, соответствующий код сброса и код состояния, который помещается в PSW сброса транзакции, описываются ниже.
Внешнее Прерывание: Код сброса транзакции устанавливается в 2, и код состояния в PSW сброса транзакции устанавливается в 2. PSW сброса транзакции сохраняется как старое внешнее PSW как часть обработки внешнего прерывания.
Программное Прерывание (Нефильтрованное): Ситуация программного исключения, которая вызывает прерывание (т.е. неотфильтрованная ситуация), вызывает сброс транзакции с кодом 4. Код состояния в PSW сброса транзакции устанавливается специфический для кода программного прерывания. PSW сброса транзакции сохраняется как старое программное PSW как часть обработки программного прерывания.
Команда, которая иначе привела бы к сбросу транзакции из-за исключения операции, может приводить к изменчивым результатам: для невынужденной транзакции, транзакция вместо этого может сброситься с кодом сброса 11 (недопустимая команда); для вынужденной транзакции, может быть обнаружено вынужденное программное прерывание транзакции вместо исключения операции.
Если обнаруживается событие PER (Записи Программных Событий) вместе с любой другой неотфильтрованной ситуацией программного исключения, код состояния устанавливается в 3.
Прерывание Машинного Контроля: Код сброса транзакции устанавливается в 5, а код состояния в PSW сброса транзакции устанавливается в 2. PSW сброса транзакции сохраняется как старое PSW машинного контроля как часть обработки прерывания машинного контроля.
Прерывание Ввода-Вывода: Код сброса транзакции устанавливается в 6, а код состояния в PSW сброса транзакции устанавливается в 2. PSW сброса транзакции сохраняется как старое PSW ввода-вывода как часть обработки прерывания ввода-вывода.
Переполнение Считывания: Ситуация переполнения считывания обнаруживается, если транзакция пытается считывать из большего числа ячеек, чем поддерживается процессором. Код сброса транзакции устанавливается в 7, а код состояния устанавливается в 2 или 3.
Переполнение Записи: Ситуация переполнения записи обнаруживается, если транзакция пытается записать в большее число ячеек, чем поддерживается процессором. Код сброса транзакции устанавливается в 8, а код состояния устанавливается в 2 или 3.
Разрешение коду состояния быть 2 или 3 в ответ на сброс из-за переполнения считывания или записи позволяет процессору отмечать потенциально исправимые ситуации (например, код состояния 2 означает, что повторное выполнение транзакции может быть успешным; в то же время код состояния 3 не рекомендует повторное выполнение).
Конфликт Считывания: Ситуация конфликта считывания обнаруживается, если другой процессор или подсистема ввода-вывода пытается записать в ячейку, которая транзакционно считывается этим процессором. Код сброса транзакции устанавливается в 9, а код состояния устанавливается в 2.
Конфликт Записи: Ситуация конфликта записи обнаруживается, если другой процессор или подсистема ввода-вывода пытается обратиться к ячейке, в которую производится запись во время транзакционного выполнения этим процессором. Код сброса транзакции устанавливается в 10, а код состояния устанавливается в 2.
Недопустимая Команда: Если процессор находится в режиме транзакционного выполнения, попытка выполнения недопустимой команды вызывает сброс транзакции. Код сброса транзакции устанавливается в 11, а код состояния устанавливается в 3.
Если процессор находится в режиме вынужденного транзакционного выполнения, нельзя предсказать, вызовет ли попытка выполнения недопустимой команды вынужденное программное прерывание транзакции или сброс из-за недопустимой команды. Транзакция всё равно сбрасывается, но код сброса может указывать на любую из причин.
Ситуация Программного Исключения (Фильтрованная): Ситуация программного исключения, которая не вызывает прерывания (т.е. отфильтрованная ситуация), вызывает сброс транзакции с кодом сброса транзакции 12. Код состояния устанавливается в 3.
Превышение Глубины Вложения: Ситуация превышения глубины вложения обнаруживается, когда глубина вложения транзакций является максимально допустимой величиной для данной конфигурации, и выполняется команда НАЧАТЬ ТРАНЗАКЦИЮ. Транзакция сбрасывается с кодом сброса транзакции 13, а код состояния устанавливается в 3.
Ситуация, Связанная со Считыванием Кэша: Ситуация, связанная с ячейками памяти, считываемыми транзакцией, обнаруживается схемами кэша процессора. Транзакция сбрасывается с кодом сброса транзакции 14, а код состояния устанавливается в 2 или 3.
Ситуация, Связанная с Записью Кэша: Ситуация, связанная с ячейками памяти, записываемыми транзакцией, обнаруживается схемами кэша процессора. Транзакция сбрасывается с кодом сброса транзакции 15, а код состояния устанавливается в 2 или 3.
Другая Ситуация Кэша: Другая ситуация кэша обнаруживается схемами кэша процессора. Транзакция сбрасывается с кодом сброса транзакции 16, а код состояния устанавливается в 2 или 3.
Во время транзакционного выполнения, если процессор обращается к командам или операндам памяти, использующим различные логические адреса, которые отображаются на один и тот же абсолютный адрес, сбрасывается ли транзакция, зависит от модели. Если транзакция сбрасывается из-за обращений, использующих различные логические адреса, отображающиеся на один и тот же абсолютный адрес, устанавливается код сброса 14, 15 или 16 в зависимости от ситуации.
Разные Ситуации: Разные ситуации являются любыми другими ситуациями, обнаруженными процессором, которые вызывают сброс транзакции. Код сброса транзакции устанавливается в 255, а код состояния устанавливается в 2 или 3.
Если многие конфигурации выполняются на одной машине (например, логические разделы или виртуальные машины), транзакция может быть сброшена из-за внешнего прерывания машинного контроля или ввода-вывода, которое произошло в другой конфигурации.
Хотя выше приведены примеры, могут быть предусмотрены другие причины сброса транзакции с соответствующими кодами сброса и кодами состояния. Например, причиной может быть Прерывание Перезапуска, в котором код сброса транзакции устанавливается в 1, а код состояния в PSW сброса транзакции устанавливается в 2. PSW сброса транзакции сохраняется как старое PSW перезапуска как часть обработки перезапуска. В другом примере причиной может быть ситуация Вызова Супервизора, в которой код сброса устанавливается в 3, и код состояния в PSW сброса транзакции устанавливается в 3. Также возможны другие и разные примеры.
Примечания:
1. Разные ситуации могут вызываться любым из следующего:
- Команды, такие как, в z/Architecture, СРАВНИТЬ И ЗАМЕНИТЬ ПУНКТ ТАБЛИЦЫ DAT, СРАВНИТЬ И ОБМЕНЯТЬ И ОЧИСТИТЬ, АННУЛИРОВАТЬ ПУНКТ ТАБЛИЦЫ DAT, АННУЛИРОВАТЬ ПУНКТ ТАБЛИЦЫ СТРАНИЦ, ПРОИЗВЕСТИ ФУНКЦИЮ УПРАВЛЕНИЯ КАДРОМ, в которых директива NQ равна нулю, а директива SK равна единице, УСТАНОВИТЬ КЛЮЧ ХРАНЕНИЯ РАСШИРЕННО, в которой директива NQ равна нулю, выполняемые другим процессором в конфигурации; код состояния устанавливается в 2.
- Операторная функция, такая как перезагрузка, перезапуск или остановка, или порядка, эквивалентного СИГНАЛИЗИРОВАТЬ ПРОЦЕССОРУ, выполняется на процессоре.
- Любая другая ситуация, не перечисленная выше; код состояния устанавливается в 2 или 3.
2. Ячейка, в которой обнаруживаются конфликты считывания и записи, может быть в любом месте в одной и той же строке кэша.
3. При определенных условиях процессор может быть неспособен различить похожие ситуации сброса. Например, переполнение считывания или записи может быть неотличимо от соответствующего конфликта считывания или записи.
4. Упреждающее выполнение множественных командных потоков процессором может вызвать сбрасывание транзакции из-за ситуации конфликта или переполнения, даже если такие ситуации не возникают в концептуальной последовательности. Находясь в режиме вынужденного транзакционного выполнения, процессор может временно тормозить упреждающее выполнение, разрешая транзакциям попытки завершиться без обнаружения таких конфликтов или переполнений с упреждением.
Выполнение команды СБРОСИТЬ ТРАНЗАКЦИЮ вызывает сброс транзакции. Код сброса транзакции устанавливается из адреса второго операнда. Код состояния устанавливается 2 или 3 в зависимости от того, равен ли бит 63 адреса второго операнда нулю или единице соответственно.
На Фиг. 10 обобщены примерные коды сброса, сохраняемые в блоке диагностики транзакций, и соответствующие коды состояния (CC). Описание на Фиг. 10 иллюстрирует одну частную реализацию. Возможны другие реализации и кодировки величин.
В одном из вариантов, и как упоминалось выше, транзакционное средство обеспечивает вынужденные транзакции и связанную с ними обработку.
Вынужденная транзакция выполняется в транзакционном режиме без пути отката. Этот режим обработки полезен для компактных функций. Дополнительные детали, касающиеся вынужденных транзакций, описаны ниже.
В отсутствие повторяющихся прерываний или конфликтов с другими процессорами или подсистемой ввода-вывода (например, вызванных ситуациями, которые не позволят транзакции завершиться успешно) вынужденная транзакция в итоге завершается; таким образом, не требуется и не определена подпрограмма-обработчик сброса. Например, в отсутствие нарушения условия, которое не может быть разрешено (например, деление на 0); ситуации, которая не позволяет транзакции завершиться (например, прерывание таймера, которое не позволяет команде запуститься; горячий ввод-вывод и т.п.); или нарушения ограничения или препятствия, связанного с вынужденной транзакцией, транзакция в итоге завершится.
Вынужденная транзакция запускается командой НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC), когда глубина вложения транзакций изначально равна нулю. Вынужденная транзакция подчиняется следующим ограничениям, в одном из вариантов.
1. Транзакция выполняет не более 32 команд, не включая команды НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC) и ЗАКОНЧИТЬ ТРАНЗАКЦИЮ.
2. Все команды в транзакции должны быть в пределах 256 непрерывных байт памяти, включая команды НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC) и ЗАКОНЧИТЬ ТРАНЗАКЦИЮ.
3. Кроме недопустимых команд к вынужденной транзакции применяются следующие ограничения:
а. Команды ограничиваются теми, что называются Основными Командами, включая, например, сложить, вычесть, умножить, разделить, сдвинуть, циклически сдвинуть и т.д.
б. Команды ветвления ограничены следующими (перечислены команды для z/Architecture, в одном примере):
- РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО УСЛОВИЮ, в которой M1 не нуль, а поле RI2 содержит положительное значение.
- РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО ПО УСЛОВИЮ ДЛИННОЕ, в которой поле M1 не нуль, а поле RI2 содержит положительное значение, которое не вызывает циклического возврата адреса.
- СРАВНИТЬ И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО, СРАВНИТЬ НЕПОСРЕДСТВЕННО И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО, СРАВНИТЬ ЛОГИЧЕСКИ И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО и СРАВНИТЬ ЛОГИЧЕСКИ НЕПОСРЕДСТВЕННО И РАЗВЕТВИТЬ ОТНОСИТЕЛЬНО, в которых поле М3 не нуль, а поле RI4 содержит положительное значение (т.е. только прямые ветвления с ненулевой маской ветвления).
в. За исключением ЗАКОНЧИТЬ ТРАНЗАКЦИЮ и команд, которые вызывают заданную сериализацию операндов, команды, которые вызывают функцию сериализации, недопустимы.
г. Команды операций сохранения-и-сохранения (СС-) и операций сохранения-и-сохранения с расширенным операционным кодом (ССР-) недопустимы.
д. Все следующие основные команды (для z/Architecture в этом примере) недопустимы: ПРОВЕРИТЬ СУММУ; ЗАШИФРОВАТЬ СООБЩЕНИЕ; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ СFВ; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ СЦЕПЛЕНИЯ; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ СЧЕТЧИКА; ЗАШИФРОВАТЬ СООБЩЕНИЕ С ПОМОЩЬЮ OFB; СРАВНИТЬ И СОЗДАТЬ КОДОВОЕ СЛОВО; СРАВНИТЬ ЛОГИЧЕСКИ ДЛИННОЕ; СРАВНИТЬ ЛОГИЧЕСКИ ДЛИННОЕ РАСШИРЕННО; СРАВНИТЬ ЛОГИЧЕСКИ ДЛИННОЕ ЮНИКОД; СРАВНИТЬ ЛОГИЧЕСКИ СТРОКУ; СРАВНИТЬ ПОКА ПОДСТРОКА НЕ РАВНА; ВЫЗОВ СЖАТИЯ; ВЫЧИСЛИТЬ КОНТРОЛЬНУЮ СУММУ НЕПОСРЕДСТВЕННОГО СООБЩЕНИЯ; ВЫЧИСЛИТЬ КОНТРОЛЬНУЮ СУММУ ПОСЛЕДНЕГО СООБЩЕНИЯ; ВЫЧИСЛИТЬ КОД АУТЕНТИФИКАЦИИ СООБЩЕНИЯ; ТРАНСЛИРОВАТЬ В ДВОИЧНОЕ; ТРАНСЛИРОВАТЬ В ДЕСЯТИЧНОЕ; ТРАНСЛИРОВАТЬ ЮНИКОД-16 В ЮНИКОД-32; ТРАНСЛИРОВАТЬ ЮНИКОД-16 В ЮНИКОД-8; ТРАНСЛИРОВАТЬ ЮНИКОД-32 В ЮНИКОД-16; ТРАНСЛИРОВАТЬ ЮНИКОД-32 В ЮНИКОД-8; ТРАНСЛИРОВАТЬ ЮНИКОД-8 В ЮНИКОД-16; ТРАНСЛИРОВАТЬ ЮНИКОД-8 В ЮНИКОД-32; РАЗДЕЛИТЬ; РАЗДЕЛИТЬ ЛОГИЧЕСКИ; РАЗДЕЛИТЬ ОДНОКРАТНО; ВЫПОЛНИТЬ; ВЫПОЛНИТЬ ОТНОСИТЕЛЬНО ДЛИННОЕ; ИЗВЛЕЧЬ АТРИБУТ КЭША; ИЗВЛЕЧЬ ВРЕМЯ ПРОЦЕССОРА; ИЗВЛЕЧЬ PSW; ИЗВЛЕЧЬ ГЛУБИНУ ВЛОЖЕНИЯ ТРАНЗАКЦИЙ; ЗАГРУЗИТЬ И СЛОЖИТЬ; ЗАГРУЗИТЬ И СЛОЖИТЬ ЛОГИЧЕСКИ; ЗАГРУЗИТЬ И И; ЗАГРУЗИТЬ И ИСКЛЮЧАЮЩЕЕ ИЛИ; ЗАГРУЗИТЬ И ИЛИ; ЗАГРУЗИТЬ ПАРУ НЕПЕРЕСЕКАЮЩУЮСЯ; ЗАГРУЗИТЬ ПАРУ ИЗ ЧЕТВЕРТНОГО СЛОВА; ВЫЗОВ МОНИТОРА; ПЕРЕМЕСТИТЬ ДЛИННОЕ; ПЕРЕМЕСТИТЬ ДЛИННОЕ РАСШИРЕННО; ПЕРЕМЕСТИТЬ ДЛИННОЕ ЮНИКОД; ПЕРЕМЕСТИТЬ СТРОКУ; НЕТРАНЗАКЦИОННОЕ СОХРАНЕНИЕ; ПРОИЗВЕСТИ КРИПТОГРАФИЧЕСКОЕ ВЫЧИСЛЕНИЕ; ПРЕДВАРИТЕЛЬНО ВЫБРАТЬ ДАННЫЕ; ПРЕДВАРИТЕЛЬНО ВЫБРАТЬ ДАННЫЕ ОТНОСИТЕЛЬНО ДЛИННОЕ; ГЕНЕРИРОВАТЬ ИНСТРУМЕНТ СРЕДЫ ВЫПОЛНЕНИЯ; СЛЕДУЮЩИЙ ИНСТРУМЕНТ СРЕДЫ ВЫПОЛНЕНИЯ; ВЫКЛЮЧИТЬ ИНСТРУМЕНТ СРЕДЫ ВЫПОЛНЕНИЯ; ВКЛЮЧИТЬ ИНСТРУМЕНТ СРЕДЫ ВЫПОЛНЕНИЯ; НАЙТИ СТРОКУ; НАЙТИ; СТРОКА ЮНИКОДА; УСТАНОВИТЬ РЕЖИМ АДРЕСАЦИИ; СОХРАНИТЬ СИМВОЛЫ ПО МАСКЕ ВЫШЕ, если поле М3 нуль, а код в поле Ri равен 6 или 7; СОХРАНИТЬ СИНХРОНИЗАЦИЮ; СОХРАНИТЬ СИНХРОНИЗАЦИЮ РАСШИРЕННО; СОХРАНИТЬ СИНХРОНИЗАЦИЮ БЫСТРО; СОХРАНИТЬ СПИСОК СРЕДСТВ РАСШИРЕНО; СОХРАНИТЬ ПАРУ В ЧЕТВЕРТНОМ СЛОВЕ; ПРОВЕРИТЬ РЕЖИМ АДРЕСАЦИИ; СБРОСИТЬ ТРАНЗАКЦИЮ; НАЧАТЬ ТРАНЗАКЦИЮ (обе TBEGIN и TBEGINC); ТРАНСЛИРОВАТЬ И ПРОВЕРИТЬ РАСШИРЕННО; ТРАНСЛИРОВАТЬ И ПРОВЕРИТЬ РЕВЕРСИВНО РАСШИРЕННО; ТРАНСЛИРОВАТЬ РАСШИРЕННО; ТРАНСЛИРОВАТЬ ОДИН К ОДНОМУ; ТРАНСЛИРОВАТЬ ОДИН К ДВУМ; ТРАНСЛИРОВАТЬ ДВА К ОДНОМУ и ТРАНСЛИРОВАТЬ ДВА К ДВУМ.
4. Операнды памяти транзакции имеют доступ не более чем к четырём восьмерным словам. Примечание: ЗАГРУЗИТЬ ПО УСЛОВИЮ и СОХРАНИТЬ ПО УСЛОВИЮ относятся к стандартной памяти независимо от кода состояния. Восьмерное слово является, например, группой из 32 последовательных байт на 32-байтной границе.
5. Транзакция, выполняющаяся на этом процессоре, или записи других процессоров или подсистемы ввода-вывода не имеют доступа к операндам памяти в любом 4-килобайтном блоке, который содержит 256 байт памяти, начиная с команды НАЧАТЬ ТРАНЗАКЦИЮ вынужденно (TBEGINC).
6. Транзакция не имеет доступа к командам или операндам памяти, использующим различные логические адреса, которые отображаются на один и тот же абсолютный адрес.
7. Обращения к операндам, совершённые транзакцией, должны быть в пределах единого двойного слова за исключением того, что для ЗАГРУЗИТЬ ДОСТУП МНОЖЕСTВЕННО, ЗАГРУЗИТЬ МНОЖЕСTВЕННО, ЗАНРУЗИТЬ МНОЖЕСTВЕННО ВЫШЕ, СОХРАНИТЬ ДОСТУП МНОЖЕСTВЕННО, СОХРАНИТЬ МНОЖЕСTВЕННО и СОХРАНИТЬ МНОЖЕСTВЕННО ВЫШЕ обращения к операндам должны быть в пределах единого восьмерного слова.
Если вынужденная транзакция нарушает любое из ограничений 1-7, перечисленных выше, то или (а) обнаруживается вынужденное программное прерывание транзакции, или (б) выполнение продолжается, как если бы транзакция не была вынужденной, за исключением того, что дальнейшие нарушения ограничений всё ещё могут вызвать вынужденное программное прерывание транзакции. Нельзя предсказать, какое действие будет предпринято, и предпринятые действия могут отличаться в зависимости от того, какое ограничение нарушено.
В отсутствие нарушений ограничений, повторяющихся прерываний или конфликтов с другими процессорами и подсистемой ввода-вывода вынужденная транзакция в итоге завершится как описано выше.
1. Вероятность успешного завершения вынужденной транзакции повышается, если транзакция удовлетворяет следующим критериям:
а. Полученных инструкций меньше, чем максимальное число 32.
б. Обращений к операндам памяти меньше, чем максимальное число 4 восьмерных слова.
в. Обращения к операндам памяти находятся в одной и той же строке кэша.
г. Обращения к операндам памяти в одних и тех же ячейках происходят в одном и том же порядке во всех транзакциях.
2. Вынужденная транзакция не обязательно гарантированно успешно завершается при ее первом выполнении. Однако, если вынужденная транзакция, которая не нарушает ни одного из перечисленных ограничений, сбрасывается, процессор задействует схемы для гарантирования того, чтобы повторное выполнение транзакции было впоследствии успешным.
3. Внутри вынужденной транзакции НАЧАТЬ ТРАНЗАКЦИЮ является недопустимой командой, поэтому вынужденная транзакция не может быть вложенной.
4. Нарушение любого из ограничений 1-7 выше вынужденной транзакцией может привести к зацикливанию программы.
5. Ограничения вынужденной транзакции схожи с ограничениями цикла сравнить-и-обменять. Из-за возможности помех со стороны других процессоров и подсистемы ввода-вывода нет архитектурной гарантии, что команда СРАВНИТЬ И ОБМЕНЯТЬ всегда будет завершаться с кодом состояния 0. Вынужденная транзакция может страдать от подобных помех в виде сбросов из-за конфликта считывания или записи, или горячих прерываний.
Процессор задействует алгоритмы равного доступа для гарантирования того, что в отсутствие любых нарушений ограничения вынужденная транзакция в итоге завершается.
6. Для того чтобы определить число повторных итераций, необходимых для завершения вынужденной транзакции, программа может задействовать счетчик в регистре общего назначения, который не подчиняется маске сохранения регистров общего назначения. Пример показан ниже.
| LHI | 15,0 | Обнулить счетчик повторов | ||
| LOOP | TBEGINC | 0(0),X'FE00 | Сохранять РОН 0-13 | |
| AHI | 15,1 | Увеличить счетчик | ||
| … | ||||
| … | Код вынужденного транзакционного выполнения | |||
| … | ||||
| TEND | Конец транзакции | |||
| ∗ Теперь R15 содержит счет повторных транзакционных попыток. | ||||
Отметим, что оба регистра 14 и 15 не восстанавливаются в этом примере. Также отметим, что на некоторых моделях счёт в регистре общего назначения 15 может быть низким, если процессор обнаруживает ситуацию сброса сразу после завершения команды TBEGINC, но до завершения команды AHI.
С точки зрения процессора считывание и запись, совершённые в режиме транзакционного выполнения, не отличаются от совершённых не в режиме транзакционного выполнения.
В одном из вариантов пользователь (т.е. создающий транзакцию) выбирает, будет ли транзакция вынужденной или нет. Одно воплощение логики, используемое для выполнения такого определения, описывается при помощи Фиг. 11. Сначала пользователь рассматривает, будет ли транзакция вынужденной, ШАГ 1100. Например, пользователь решает, будут ли приемлемыми ограничения, связанные с вынужденными транзакциями. Если это так, ЗАПРОС 1102, то создается вынужденная транзакция, ШАГ 1104. Что предусматривает применение команды TBEGINC для того, чтобы начать вынужденную транзакцию, включение одной или более команд после команды TBEGINC и завершение транзакции с помощью TEND. В противном случае, если вынужденная транзакция не должна создаваться, то, в одном варианте воплощения, создается невынужденная транзакция, ШАГ 1106. Что предусматривает применение команды TBEGIN для того, чтобы начать невынужденную транзакцию, включение одной или более команд и завершение транзакции с помощью TEND.
В дополнительном воплощении изобретения, процессор дает рекомендацию пользователю, относительно того должна ли быть использована вынужденная транзакция. Рекомендация основывается на сохраненных правилах ограничения (например, ограничения) доступных процессору. Например, процессор обращается к правилам и определяет, все ли ограничения являются приемлемыми. Если это так, то процессор рекомендует вынужденную транзакцию, в противном случае рекомендуется невынужденная транзакция.
Обзор обработки сброса, ассоциированного с транзакциями, описан со ссылкой на Фиг. 12. Первоначально процессор получает (например, выбирает, получает, и т. д.) транзакцию (например, TBEGIN или TBEGINC), ШАГ 1200, после этого процессором производится определение, является ли транзакция вынужденной, ЗАПРОС 1202. Например, определение того, является ли код операции команды инициирующей транзакцию (или другая область команды, в другом варианте воплощения) определяющим транзакцию TBEGINC. Если это так, то указанная транзакция обрабатывается как вынужденная транзакция, ШАГ 1204. Для вынужденной транзакции PSW сброса транзакции устанавливается, чтобы указывать на команду TBEGINC, которая начала транзакцию. Тогда при достижении ситуация сброса, ЗАПРОС 1206, управление передается на это PSW, которое указывает на команду TBEGINC, и код состояния устанавливается для указания, является ли состояние потенциально восстановимым или нет. Для вынужденной транзакции обработчик сброса не вызывается (кроме возвращения на TBEGINC), а вместо этого обработка продолжается с повторного выполнения команды TBEGINC. Если ситуация сброса не будет достигнута, в одном варианте воплощения, транзакция завершается по команде TRANSACTION END.
Однако, если транзакция не является ограниченной, ЗАПРОС 1202, то транзакция обрабатывается как невынужденная транзакция, ШАГ 1208. Для невынужденной транзакции, PSW сброса транзакции устанавливается, чтобы указывать на команду, следующую после команды TBEGIN. Предполагаемым использованием для невынужденной транзакции является то, что команда после TBEGIN будет командой перехода, которая передаст управление какому либо обработчику сброса, если код состояния отличается от нуля. Таким образом, если достигается ситуация сброса, ЗАПРОС 1210, то для невынужденной транзакции, обработка переходит на команду за командой TBEGIN, ШАГ 1212. В противном случае, обработка завершается по команде TRANSACTION END.
В еще одном варианте воплощения, производятся дополнительные проверки для определения того, должна ли транзакция обрабатываться как вынужденная транзакция. Например, если код операции указывает, что это вынужденная транзакция, но она является вложенной транзакцией, то в одном варианте осуществления транзакция выполняется как невынужденная транзакция. Также могут быть сделаны другие проверки.
Дополнительные детали, касающиеся обработки вынужденных транзакций и, в частности, обработки, связанной с командой TBEGINC, описаны при помощи Фиг. 13. Выполнение команды TBEGINC вызывает вход процессора в режим вынужденного транзакционного выполнения или продолжение в режиме невынужденного выполнения. ЦП (т.е. процессор), выполняющий TBEGINC, следует логике Фиг. 13.
Согласно Фиг. 13, на основе выполнения команды TBEGINC, исполняется функция сериализации, ШАГ 1300. Функция или операция сериализации включает завершение всех концептуально предшествующих обращений к памяти (и, для z/Architecture, к примеру, установление соответствующих бита ссылки и бита изменения) процессором, с точки зрения других процессоров и подсистемы ввода-вывода, до того как происходят концептуально последующие обращения к памяти (и установление соответствующих бита ссылки и бита изменения). Сериализация затрагивает последовательность всех обращений процессора к памяти и к ключам памяти за исключением связанных со считыванием пункта таблицы ARТ и пункта таблицы DAT.
С точки зрения процессора в режиме транзакционного выполнения сериализация работает нормально (как описано ниже). С точки зрения других процессоров и подсистемы ввода-вывода операция сериализации, исполняющаяся, когда процессор находится в режиме транзакционного выполнения, происходит, когда процессор выходит из режима транзакционного выполнения, либо в результате команды ЗАКОНЧИТЬ ТРАНЗАКЦИЮ, которая вызывает снижение глубины вложения транзакций до нуля (нормальное окончание), либо в результате сброса транзакции.
Вслед за осуществлением сериализации выполняется определение, обнаружено ли исключение, ЗАПРОС 1302. Если так, исключение обрабатывается, ШАГ 1304. Например, обнаруживается исключение специальной операции, и операция подавляется, если директива транзакционного выполнения, бит 8 управляющего регистра 0, равна 0. В других примерах обнаруживается исключение определения, и операция подавляется, если поле B1, биты 16-19 команды, не нуль; обнаруживается исключение выполнения, и операция подавляется, если TBEGINC является целью команды исполнительного типа; и обнаруживается исключение операции, и операция подавляется, если средство выполнения транзакции не установлено в данной конфигурации. Если процессор уже находится в режиме вынужденного транзакционного выполнения, то обнаруживается программное исключение исключения ограничения транзакции, и операция подавляется. Далее, если глубина вложения транзакций, будучи увеличена на 1, превысит зависящую от модели максимальную глубину вложения транзакций, транзакция сбрасывается с кодом сброса 13. Могут обнаруживаться и обрабатываться другие и разные исключения.
Однако, если нет исключения, выполняется определение, равна ли глубина вложения транзакций нулю, ЗАПРОС 1306. Если глубина вложения транзакций равна нулю, то адрес блока диагностики транзакций считается недействительным, ШАГ 1308; PSW сброса транзакции устанавливается из содержимого текущего PSW за исключением того, что адрес команды PSW сброса транзакции определяет команду TBEGINC, а не следующую последовательную команду, ШАГ 1310; а содержимое пар регистров общего назначения, как определено маской сохранения регистров общего назначения, сохраняется в зависящем от модели месте, которое недоступно программе напрямую, ШАГ 1312. Далее, глубина вложения устанавливается в 1, ШАГ 1314. Кроме того, эффективная величина разрешения операции с плавающей точкой (F) и директивы фильтрации программного прерывания (PIFC) устанавливаются в нуль, ШАГ 1316. Далее, определяется эффективная величина директивы разрешения изменения AR (A), поле бита 12 поля I2 команды, ШАГ 1318. Например, эффективная директива A является логическим И (AND) директивы A в команде TBEGINC для текущего уровня и для любых внешних команд TBEGIN.
Возвращаясь к ЗАПРОСУ 1306, если глубина вложения транзакций больше, чем нуль, то глубина вложения увеличивается на 1, ШАГ 1320. Далее, эффективная величина разрешения операции с плавающей точкой (F) устанавливается в нуль, а эффективная величина директивы фильтрации программного прерывания (PIFC) не изменяется, ШАГ 1322. Потом обработка продолжается с ШАГА 1318. В одном из вариантов успешный запуск транзакции приводит к коду состояния 0. Этим заканчивается один из вариантов логики, связанной с выполнением команды TBEGINC.
В одном из вариантов проверка исключения, предусмотренная выше, может происходить в ином порядке. Один из отдельных порядков проверки исключения следующий:
Исключения с таким же приоритетом, что и приоритет ситуаций программного прерывания, в общем случае.
Исключение определения из-за поля B1, содержащего ненулевое значение.
Сброс из-за превышения глубины вложения транзакций.
Код состояния 0 из-за нормального завершения.
Дополнительно, в одном или более вариантах применяется следующее:
1. Регистры, определенные к сохранению маской сохранения регистров общего назначения, восстанавливаются только если транзакция сбрасывается, а не тогда, когда транзакция заканчивается нормально при помощи ЗАКОНЧИТЬ ТРАНЗАКЦИЮ. Только регистры, определенные GRSM самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ, восстанавливаются при сбросе.
Поле I2 должно определить все пары регистров, которые предоставляют входные значения, которые изменяются в вынужденной транзакции. Таким образом, если транзакция сбрасывается, входные значения регистров будут восстановлены к их изначальному содержимому, когда вынужденная транзакция выполняется повторно.
2. На большинстве моделей можно реализовать улучшение производительности как в НАЧАТЬ ТРАНЗАКЦИЮ, так и при сбросе транзакции, задав минимальное число регистров, которые должны сохраняться и восстанавливаться в маске сохранения регистров общего назначения.
3. Следующее иллюстрирует результаты команды НАЧАТЬ ТРАНЗАКЦИЮ (обоих TBEGIN и TBEGINC) на основе текущей глубины вложения транзакций (TND) и, если TND не нуль, нахождения процессора в режиме невынужденного или вынужденного транзакционного выполнения:
| Команда | TND=0 | |
| TBEGIN | Войти в режим невынужденного транзакционного выполнения | |
| TBEGINC | Войти в режим вынужденного транзакционного выполнения | |
| Команда | TND>0 | |
| TBEGIN | Режим NTX | Режим СТХ |
| Продолжить в режиме Исключение ограничения невынужденного транзакционного транзакции выполнения | ||
| TBEGINC | Продолжить в режиме Исключение ограничения невынужденного транзакционного транзакции выполнения | |
| Пояснение: | ||
| СТХ | Процессор находится в режиме вынужденного транзакционного выполнения | |
| NTX | Процессор находится в режиме невынужденного транзакционного выполнения | |
| TND | Глубина вложения транзакций в начале команды | |
Как описано здесь, в соответствии с одним аспектом, вынужденная транзакция гарантированно выполняется при условии, что она не содержит условия, которое делает её неспособной завершиться. Для обеспечения её завершения процессор (например, ЦП), выполняющий транзакцию, может предпринять некоторые действия. Например, если у вынужденной транзакции ситуация сброса, процессор может временно:
(а) приостановить выполнение с изменением последовательности;
(б) приостановить доступ других процессоров к конфликтующим ячейкам памяти;
(в) вызвать случайные задержки в обработке сброса; и/или
(г) вызвать другие средства для облегчения успешного завершения.
Дальнейшие подробности касательно обработки, связанные с выполнением действий по содействию завершению вынужденной транзакции описаны при помощи Фиг. 14.
Изначально процессор выполняет вынужденную транзакцию, которая начинается командой TBEGINC, ШАГ 1400. В случае, если встречается ситуация сброса, которая не приводит к прерыванию, ЗАПРОС 1402, то процессор, необязательно, (например, в зависимости от количества сбросов и / или причин для сброса) выполняет одно или несколько действий, как описано здесь, чтобы обеспечить завершение, ШАГ 1404. Кроме того, процессор повторно выполняет команду TBEGINC, ШАГ 1406, и обработка продолжается с ШАГА 1400.
Возвращение к ЗАПРОСУ 1402, если ситуация сброса отсутствует или присутствует ситуация сброса, приводящая к прерыванию, после этого обработка продолжается, пока не будет достигнуто завершение транзакции (например, TEND) или прерывание, ЗАПРОС 1408. В случае прерывания, процессор загружает PSW, связанное с типом прерывания. Основываясь на завершении или прерывании, транзакция завершается; в противном случае он продолжает обработку.
В одном варианте воплощение, решение о том, выполнять ли действие, когда транзакция сбрасывается и/или выбор действий, которые необходимо выполнить, основывается на значении счетчика сбросов, который обеспечивает счёт того, как часто транзакция сбрасывалась.
Счётчик увеличивает счёт каждый раз, когда транзакция сбрасывается, и переустанавливается в нуль при успешном завершении транзакции или прерывании, приводящему к прекращению повторных выполнений транзакции. Если счёт достигает порогового значения (например, 63 раза), то представляется прерывание, выполнение транзакции безуспешно, и счётчик переустанавливается. Однако перед тем как счёт достигнет порога можно предпринять ряд действий для повышения шансов на успешное выполнение транзакции. Эти действия включают действия, требующие выполнения внутри процессора, выполняющего транзакцию, и/или действия, требующие выполнения против конфликтующих процессоров (ЦП).
Внутри одного и того же процессора могут быть предприняты одно или более следующих действий в зависимости от счёта сбросов и критериев выбора для действий, имеющий одинаковый или перекрывающийся счёт сбросов: повторное выполнение транзакции (счёт 1-3); отключение предсказания ветвления через, например, переключатель (счёт 8-20); отключение упреждающего считывания команд за границей строки кэша текущей команды, которое достигается, в одном примере, посредством разрешения команде, пересекающей границу строки кэша, считываться только когда выход конвейера пуст (счёт 8-20); отключение суперскалярной диспетчеризации через, например, переключатель (счёт 8-20); отключение внеочередного выполнения через, например, переключатель (счёт 8-20); считывание всех непопаданий в кэш исключительно, даже для запросов только для чтения (счёт 8-20); выполнение одной команды за раз через весь конвейер (счёт 21-23), отключение суперскалярной диспетчеризации (счёт 24-28); и выполнение одной команды за раз через весь конвейер и считывание всех непопаданий в кэш исключительно (счёт 32-63). При задействовании некоторых из этих действий упреждающая агрессивность конвейера процессора успешно ограничивается при повторяющихся сбросах транзакции. Полная упреждающая агрессивность конвейера процессора восстанавливается на основе успешного завершения транзакции или прерывания, которое более не приводит к повтору транзакции.
В одном варианте все действия для определённого счёта производятся, например, параллельно. В другом варианте, если есть перекрывание, одно действие предпочитается другому на основе, например, выбора из списка в порядке, случайно выбирающем на основе функции выбора, или других методик.
Далее, при переходе к следующему уровню счёта сбросов выбранные действия заменяют предыдущие действия, в одном примере. Например, всё ранее отключенное включается, а предпринимаются новые действия. Однако в дальнейшем варианте новые действия прибавляются к предыдущим действиям. Таким образом, в данном контексте другое действие заменяет предыдущее действие, прибавляется к предыдущему действию, или их некоторая комбинация. Далее, действие может быть тем самым или другим, нежели предыдущее действие.
К примеру, действие предпринимается микропрограммой, устанавливающей аппаратный бит, который задействует специальный режим обработки (например, отключение предсказания ветвления и т.п.). Аппаратное обеспечение автоматически переустанавливает этот бит при тех же условиях, что и переустанавливается счётчик.
Если транзакция будет продолжать сбрасываться после осуществления одного или более вышеуказанных действий, а счёт достигает выбранного значения или уровня, то могут быть предприняты действия против конфликтующих процессоров. Например, при 4-15 сбросах могут быть произведены случайные задержки (т.е. повторное выполнение транзакции задерживается на определенное временя или количество машинных циклов, и т.д.); а при 16-23 сбросах может быть получен семафор для других процессоров раздела (например, зоны LPAR), в котором выполняет этот процессор, тем самым приостанавливая операции на других процессорах. Аналогично, при счёте 24-63 может быть получен семафор для всей системы, в которой все процессы в системе должны приостановить операции, пока семафор не очистится. В этом режиме обработки, на основе достижения выбранного уровня, на котором должен быть получен семафор, вызывается подпрограмма микропрограммы, для того чтобы получить семафор при помощи, например, механизма Сравнить и Обменять. Когда семафор получен, прерывание передаётся соответствующим процессорам (например, процессорам внутри того же раздела, или всем процессорам системы или некоторого другого подмножества). Потом процессор выходит из подпрограммы микропрограммы и выполняет транзакцию повторно один или более раз до успешного завершения или прерывания. Семафор переустанавливается, когда транзакция была успешно завершена, или больше не будет повторяться.
Хотя в вышеприведённом варианте действия предпринимаются на основе счёта сбросов, в другом варианте действия предпринимаются на основе причин сброса и/или на основе счёта. Таким образом, говорят, что действия предпринимаются на основе ситуации сброса, в которой ситуацией является счёт, причина сброса или сочетание счёта и причины сброса. Например, процессор мог бы определить, что сброс произошёл из-за другого процессора, и затем получить семафор. Это можно также комбинировать со счётом, например, “если сбросов > 16, и сброс из-за конфликта с другим процессором → получить семафор”. Существует много вариантов и возможностей.
В одном варианте, использованием вышеуказанных методов для вынужденных транзакций гарантируется успешное завершение транзакции, при условии, что такое завершение возможно (например, не нарушает установленные ограничения или не приводит к другим нарушениям).
Короче говоря, обработка вынужденной транзакции производится следующим образом:
1. Регистры, определенные к сохранению маской сохранения регистров общего назначения, восстанавливаются только если транзакция сбрасывается, а не тогда, когда транзакция заканчивается нормально при помощи ЗАКОНЧИТЬ ТРАНЗАКЦИЮ. Только регистры, определенные GRSM самой внешней команды НАЧАТЬ ТРАНЗАКЦИЮ, восстанавливаются при сбросе.
Поле I2 должно определить все пары регистров, которые предоставляют входные значения, которые изменяются в вынужденной транзакции. Таким образом, если транзакция сбрасывается, входные значения регистров будут восстановлены к их изначальному содержимому, когда вынужденная транзакция выполняется повторно.
2. На большинстве моделей можно реализовать улучшение производительности как в НАЧАТЬ ТРАНЗАКЦИЮ, так и при сбросе транзакции, задав минимальное число регистров, которые должны сохраняться и восстанавливаться в маске сохранения регистров общего назначения.
3. Следующее иллюстрирует результаты команды НАЧАТЬ ТРАНЗАКЦИЮ (обоих TBEGIN и TBEGINC) на основе текущей глубины вложения транзакций (TND) и, если TND не нуль, нахождения процессора в режиме невынужденного или вынужденного транзакционного выполнения:
| Команда | TND=0 | |
| TBEGIN | Войти в режим невынужденного транзакционного выполнения | |
| TBEGINC | Войти в режим вынужденного транзакционного выполнения | |
| Команда | TND>0 | |
| TBEGIN | Режим NTX | Режим СТХ |
| Продолжить в режиме Исключение ограничения невынужденного транзакционного транзакции выполнения | ||
| TBEGINC | Продолжить в режиме Исключение ограничения невынужденного транзакционного транзакции выполнения | |
| Пояснение: | ||
| СТХ | Процессор находится в режиме вынужденного транзакционного выполнения | |
| NTX | Процессор находится в режиме невынужденного транзакционного выполнения | |
| TND | Глубина вложения транзакций в начале команды | |
Выше предоставляются эффективные средства обновления множественных, прерывистых объектов в памяти без классической (грубой) сериализации, такой как блокировка, что обеспечивает потенциал для значительного повышения многопроцессорной производительности. То есть множественные, прерывистые объекты обновляются без форсирования более грубого упорядочивания доступа к памяти, который обеспечивается классическими методами, такими как блокировки и семафоры. Вынужденные транзакции предлагаются для простых, нетребовательных обновлений.
Транзакционное выполнение может использоваться во множестве сценариев, включая, но не ограничиваясь, обходом блокировки. Один пример использования обхода блокировки описан с помощью Фиг. 15A-15Б и фрагмента кода, приведённого ниже.
На Фиг. 15А изображён двусвязанный список 1500 из множества элементов очереди 1502a-1502d. Новый элемент очереди 1502e должен быть вставлен в двусвязанный список элементов очереди 1500. Каждый элемент очереди 1502a-1502e включает прямой указатель 1504a-1504e и обратный указатель 1506a-1506e. Как изображено на Фиг. 15Б, чтобы добавить элемент очереди 1502e между элементами очереди 1502b и 1502c, (1) обратный указатель 1506e становится указывающим на элемент очереди 1502b, (2) прямой указатель 1504e становится указывающим на элемент очереди 1502c, (3) обратный указатель 1506c становится указывающим на элемент очереди 1502e, а (4) прямой указатель 1504b становится указывающим на элемент очереди 1502e.
Примерный фрагмент кода, соответствующий Фиг. 15А-15Б, находится ниже:
∗ R1 - адрес нового элемента очереди, который должен быть вставлен.
∗ R2 - адрес места вставки; новый элемент вставляется перед элементом, указанным R2.
| NEW | USING | QEL, R1 | ||
| CURR | USING | QEL, R2 | ||
| LHI | R15, 10 | Загрузить счет повторов | ||
| LOOP | TBEGIN | TDB,X'C000' | Начать транзакцию (сохранять RG 0-3) | |
| JNZ | ABORTED | Ненулевой СС означает сброшено | ||
| LG | R3, CURR.BWD | Указать на предыдущий элемент | ||
| PREV | USING | QEL,R3 | Сделать его адресуемым. | |
| STG | R1, PREV.FWD | Обновить предыдущий прямой указатель | ||
| STG | R1, CURR.BWD | Обновить текущий обратный указатель | ||
| STG | R2, NEW.FWD | Обновить новый прямой указатель | ||
| STG | R3, NEW.BWD | Обновить новый обратный указатель | ||
| TEND | Закончить транзакцию | |||
| … | ||||
| ABORTED | JO | NO_RETRY | CC 3: Сброс, не подлежащий повторению. | |
| JCT | R15, LOOP | Повторить транзакцию несколько раз | ||
| J | NO_RETRY | He удалось после 10 раз; сделать это другим путем. |
В одном примере, если транзакция используется для обхода блокировки, но путь отката использует блокировку, транзакция должна, по крайней мере, считать блокировочное слово, чтобы увидеть, что оно доступно. Процессор гарантирует, что транзакция сбросится, если другой процессор обратится к блокировке нетранзакционно.
В данном контексте термины "память", "центральная память", "главная память", "главное запоминающее устройство" и "запоминающее устройство" используются как взаимозаменяемые, если не указано иное, неявно по контексту или явным образом. Далее, в одном варианте транзакция, эффективно задерживающая, включает задержку фиксации транзакционного сохранения в главную память до тех пор, пока не завершится выбранная транзакция; в другом варианте транзакция, эффективно задерживающая, включает разрешение транзакционных обновлений в памяти, но сохранение старых значений и восстановление старых значений в памяти при сбросе.
Как учтут специалисты в данной области техники, один или больше аспектов могут быть воплощены в виде системы, способа или компьютерного программного продукта. Соответственно, один или больше аспектов могут принимать форму целиком аппаратного варианта осуществления, целиком программного варианта осуществления (содержащего аппаратно-программное обеспечение, резидентное программное обеспечение, микрокод и т.д.) или варианта осуществления, сочетающего программные и аппаратные особенности, которые все могут в целом именоваться в описании "схемой", "модулем" или "системой". Кроме того, один или больше вариантов могут принимать форму компьютерного программного продукта, воплощенного в одной или нескольких машиночитаемых средах, в которых записан машиночитаемый программный код.
Может использоваться любое сочетание одной или нескольких машиночитаемых сред. Машиночитаемой средой может являться машиночитаемая запоминающая среда (носитель данных). Машиночитаемой запоминающей средой может являться, например, без ограничения электронная, магнитная, оптическая, электромагнитная, инфракрасная или полупроводниковая система, аппаратура или устройство или любое применимое сочетание перечисленного. Более конкретные примеры (неисчерпывающий список) машиночитаемой запоминающей среды включают: электрическое соединение, содержащее один или несколько проводов, портативный компьютерный диск, жесткий диск, оперативное запоминающее устройство (ОЗУ), постоянное запоминающее устройство (ПЗУ), стираемое программируемое постоянное запоминающее устройство (СППЗУ или флэш-память), оптическое волокно, портативное постоянное запоминающее устройство на компакт-диске (CD-ROM), оптическое запоминающее устройство, магнитное запоминающее устройство или любое применимое сочетание перечисленного. В контексте настоящего документа машиночитаемой запоминающей средой может являться любая материальная среда, в которой содержится или хранится программа для использования системой, аппаратурой или устройством выполнения команд или применительно к ним.
Как показано на фиг. 16, в одном из примеров компьютерный программный продукт 1600 содержит, например, одну или несколько не-временных машиночитаемых запоминающих сред 1602 для хранения в них машиночитаемого программного кода или логики 1604 для обеспечения и реализации одного или нескольких воплощений.
Программный код, воплощенный в машиночитаемой среде, может передаваться с использованием соответствующей среды, включая без ограничения беспроводную, проводную среду, оптоволоконный кабель, ВЧ-среду и т.д. или любое применимое сочетание перечисленного.
Компьютерный программный код для выполнения операций, для одного или более воплощений, может быть записан на одном или нескольких языках программирования в любом сочетании, включая объектно-ориентированный язык программирования, такой как Java, Smalltalk, C++ и т.п., и традиционных процедурных языках программирования, таких как "C" и языки ассемблера или аналогичные языки программирования. Программный код может целиком выполняться в пользовательском компьютере, частично в пользовательском компьютере, в качестве автономного пакета программного обеспечения, частично в пользовательском компьютере и частично в удаленном компьютере или целиком в удаленном компьютере или сервере. В случае последнего сценария удаленный компьютер может быть соединен с пользовательским компьютером посредством сети любого типа, включая локальную вычислительную сеть (ЛВС) или глобальную вычислительную сеть (ГВС), или может быть установлено соединение с внешним компьютером (например, по сети Интернет с использованием поставщика услуг Интернет).
Одно или более воплощений описаны со ссылкой на структурные схемы и/или блок-схемы способов, оборудования (систем) и компьютерных программных продуктов. Подразумевается, что каждый блок на структурных схемах и/или блок-схемах и сочетания блоков на структурных схемах и/или блок-схемах могут быть реализованы посредством команд управления компьютерной программой. Эти команды управления компьютерной программой могут передаваться процессору универсального компьютера, специализированного компьютера или другой программируемого аппаратуры для обработки данных с целью формирования механизма, в котором команды, выполняемые посредством процессора компьютера или другого программируемого оборудования обработки данных, создают средство реализации функций/действий, обозначенных блоком или блоками на структурных схемах и/или блок-схемах.
Эти команды управления компьютерной программой также могут храниться в машиночитаемой среде, которая способна предписывать компьютеру, другому программируемому оборудованию обработки данных или другим устройствам действовать конкретным способом, в результате чего команды, хранящиеся в машиночитаемой среде, формируют продукт, содержащий команды, в которых реализуется функция/действие, обозначенное блоком или блоками на структурных схемах и/или блок-схемах.
Команды управления компьютерной программой также могут загружаться в компьютер, другое программируемое оборудование обработки данных или другие устройства, чтобы инициировать выполнение последовательности оперативных шагов компьютером, другим программируемым оборудованием или другими устройствами с целью формирования реализованного в компьютере процесса, при этом команды, выполняемые компьютером или другим программируемым оборудованием, обеспечивают процессы реализации функций/действий, обозначенных блоком или блоками на структурных схемах и/или блок-схемах.
Приведенные на чертежах структурные схемы и блок-схемы иллюстрируют архитектуру, функциональные возможности и действие возможных вариантов реализации систем, способов и компьютерных программных продуктов согласно различным вариантам осуществления. В связи с этим каждым блоком на структурных схемах или блок-схемах может быть представлен определенный модуль, сегмент или часть кода, которая содержит одну или несколько выполняемых команд для реализации заданной логической функции(-й). Следует также отметить, что в некоторых альтернативных вариантах реализации указанные в блоке функции могут выполняться не в том порядке, в котором они представлены на чертежах. Например, функции, указанные двумя последовательно показанными блоками, в действительности, могут выполняться преимущественно одновременно, или функции иногда могут выполняться в обратном порядке в зависимости от соответствующих функциональных возможностей. Следует также отметить, что каждый блок на блок-схемах и/или структурных схемах и сочетания блоков на блок-схемах и/или структурных схемах могут быть реализованы посредством специализированных аппаратных систем, выполняющих заданные функции или действия, или посредством сочетаний специализированных аппаратных систем и компьютерных команд.
Помимо вышесказанного, одна или несколько особенностей может обеспечиваться, предлагаться, применяться, координироваться, обслуживаться и т.д. поставщиком услуг, который предлагает управление пользовательскими средами. Например, поставщик услуг способен создавать, вести, поддерживать и т.д. для одного или нескольких пользователей машинный код и/или вычислительную инфраструктуру, в которой выполняется одна или несколько особенностей. В ответ поставщик услуг может получать оплату от пользователя на основании соглашения о подписке и/или абонентской плате в качестве примеров. Дополнительно или в качестве альтернативы, поставщик услуг может получать плату за рекламное содержание, продаваемое одному или нескольким третьим лицам.
Согласно одному аспекту для выполнения одного или нескольких воплощений может быть развернуто приложение. В качестве одного из примеров, развертывание приложения включает использование вычислительной инфраструктуры, способной выполнять один или несколько вариантов осуществления настоящего изобретения.
В качестве одного из дополнительных аспектов, развертывание вычислительной инфраструктуры может включать интегрирование машиночитаемого кода в вычислительную систему, при этом код в сочетании с вычислительной системой способен выполнять один или несколько вариантов осуществления настоящего изобретения.
В качестве еще одного из дополнительных аспектов может быть предложен способ интегрирования вычислительной инфраструктуры, включающий интегрирование машиночитаемого кода в компьютерную систему. Компьютерная система содержит машиночитаемую среду, содержащую одну или несколько воплощений настоящего изобретения. Код в сочетании с компьютерной системой способен выполнять один или несколько вариантов осуществления настоящего изобретения.
Хотя различные варианты осуществления описаны выше, они являются лишь примерами. Например, вычислительные среды других архитектур могут быть использованы для включения и применения одного или нескольких вариантов осуществления настоящего изобретения. Кроме того, могут быть использованы различные команды, форматы команд, поля команд и/или значения команд. Кроме того, различные, другие и/или дополнительные ограничения / требования могут быть предусмотрены / использованы. Возможно множество вариантов.
Кроме того, другие типы вычислительных сред могут выгодно применяться. В качестве примера может использоваться система обработки данных, применимая для хранения и/или выполнения программного кода и содержащая по меньшей мере два процессора, прямо или косвенно связанных с средствами памяти посредством системной шины. Элементы памяти включают, например, локальную память, применяемую во время фактического выполнения программного кода, массовую память и кэш-память, которая обеспечивает временное хранение по меньшей мере части программного кода для уменьшения необходимого числа случаев извлечения кода из массовой памяти во время выполнения.
С системой прямой или косвенно посредством промежуточных контроллеров ввода-вывода могут быть связаны устройства ввода-вывода (включая без ограничения, клавиатуры, дисплеи, координатно-указательные устройства, ЗУПД, накопители на магнитной ленте, на компакт-дисках, на многоцелевых компакт-дисках, портативные миниатюрные накопители на жестких дисках и другие запоминающие среды и т.д.). С системой также могут быть связаны сетевые адаптеры, позволяющие системе обработки данных устанавливать связь с другими системами обработки данных или удаленными принтерами или запоминающими устройствами посредством промежуточной частных или общедоступных сетей. Модемы, кабельные модемы и сетевые карты Ethernet являются лишь несколькими из сетевых адаптеров доступных типов.
Согласно фиг. 17, на которой представлены характерные компоненты хост-компьютерной системы 5000 для реализации одного или нескольких воплощений настоящего изобретения. Характерный хост-компьютер 5000 содержит один или несколько процессоров 5001, поддерживающих связь с памятью (т.е. центральной памятью) 5002 компьютера, а также интерфейсы ввода-вывода с запоминающими устройствами 5011 и сетями 5010 для связи с другими компьютерами или SAN и т.п. процессором 5001 совместим с архитектурой, содержащей структурированный набор команд и структурированные функциональные возможности. Процессор 5001 может иметь трансляционный регистр доступа (ART) 5012, который включает в себя ассоциативный буфер ART (ALB) 5013, для выбора пространства адресов, которое будет использоваться динамической трансляцией адреса (DAT) 5003 для превращения адресов программ (виртуальных адресов) в действительные адреса памяти. DAT обычно содержит буфер 5007 быстрой трансляции адреса (TLB) для кэширования трансляций, чтобы при последующих доступах к блоку памяти 5002 компьютера не требовалась задержка трансляции адреса. Обычно между памятью 5002 компьютера и процессором 5001 используется кэш-память 5009. Кэш-память 5009 может являться иерархической и состоящей из кэша большой емкости, доступного для нескольких процессоров, и более быстродействующих кэшей (низкого уровня) меньшей емкости между кэшем большой емкости и каждым процессором. В некоторых случаях реализации кэши низкого уровня разделены на отдельные кэши низкого уровня для выборки команд и доступа к данным. В одном варианте осуществления для средства транзакционного выполнения, блок диагностики транзакции (TDB) 5100 и один или более буферов 5101 могут быть сохранены в одной или более из кэш-памяти 5009 и памяти 5002. В одном примере, в режиме TX, данные сначала сохраняются в буфере TX, и когда режим TX заканчивается (например, внешний TEND), данные из буфера сохраняются (выделенные) в память, или, в случае прерывания, данные в буфере отбрасываются.
В одном из вариантов осуществления блок 5004 выборки команд вызывает из памяти 5002 команду посредством кэш-памяти 5009. Команда декодируется в блоке 5006 декодирования команд и отправляется (с другими командами в некоторых вариантах осуществления) в блок или блоки 5008 выполнения команд. Обычно используется несколько блоков 5008 выполнения команд, например, блок выполнения арифметических команд, блок выполнения команд с плавающей точкой и блок выполнения команд перехода. Также, в одном варианте осуществления средства TX, могут применятся различные управления 5110 TX. Команда выполняется блоком, который в зависимости от необходимости осуществляет доступ к операндам из определяемых командами регистров или памяти. Если доступ (загрузка или сохранение) к операнду должен осуществляться из памяти 5002, блок 5005 загрузки/сохранения обычно обрабатывает процедуру доступа под управлением выполняемой команды. Команды могут выполняться в аппаратных схемах или во внутреннем микрокоде (аппаратно-программном обеспечении) или с использованием сочетания того и другого.
В соответствии с одним из аспектов средства TX, процессор 5001 также включает в себя PSW (например, TX и/или прервать PSW) 5102, глубину вложения 5104, 5106 TDBA, и один или более управляющих регистров 5108.
Как было отмечено, в локальном (или основном) запоминающем устройстве компьютерной системы хранится информация, а также адресные, защитные, контрольные и корректирующие записи. Некоторые особенности адресации включают формат адресов, концепцию адресных пространств, различные типы адресов и то, каким образом адрес одного типа трансляции в адрес другого типа. Некоторые из основных запоминающих устройств имеют постоянно абонированные ячейки. Основное запоминающее устройство обеспечивает систему запоминающим устройством с прямой адресацией и быстрой выборкой данных. В основное запоминающее устройство должны загружаться (из устройств ввода) как данные, так и программы, после чего они могут обрабатываться.
Основное запоминающее устройство может содержать одно или несколько буферных запоминающих устройств меньшей емкости с более быстрой выборкой, иногда называемых кэшами. Кэш обычно физически связан с процессором (ЦП) или процессором ввода-вывода. Физическая конструкция и использование различных запоминающих сред в целом не сказывается на программе за исключением производительности.
Для команд и операндов, хранимых в памяти, могу быть предусмотрены раздельные кэши. Информация содержится в кэше в форме непрерывных байтов на целочисленной границе, называемой блоком или строкой данных кэша (или для краткости строкой). Согласно одной из моделей может быть предусмотрена команда извлечения атрибута кэша (EXTRACT CACHE ATTRIBUTE), которая выдает размер строки кэша в байтах. Согласно одной из моделей также может быть предусмотрена команда упреждающей выборки данных (PREFETCH DATA) и команда упреждающей выборки данных относительно большой длины (PREFETCH DATA RELATIVE LONG) для упреждающей выборки данных из запоминающего устройства в кэш данных или команд или для высвобождения данных из кэша.
Запоминающее устройство рассматривается как длинная горизонтальная битовая строка. В случае большинства операций доступ к запоминающему устройству последовательно осуществляется слева направо. Битовая строка подразделяется на блоки из восьми разрядов. Восьмиразрядный блок называется байтом и является базовым конструктивным блоком всех форматов представления информации. Местоположение каждого байта в запоминающем устройстве идентифицируется однозначно определяемым неотрицательным целым числом, которое является адресом местоположения этого байта или просто адресом байта. Соседние местоположения байтов имеют идущие подряд адреса, начинающиеся слева с 0 и последовательно следующие слева направо. Адреса представляют собой двоичные целые числа без знака, содержащие 24, 31 или 64 разряда.
Обмен информацией между запоминающим устройством и процессором или канальной подсистемой осуществляется путем передачи одного байта или группы байтов за один раз. Если не оговорено иное, например, в системе z/Architecture хранящаяся группа байтов адресуется посредством крайнего левого байта из группы. Число байтов в группе подразумевается или прямо оговаривается выполняемой операцией. Используемая в работе процессора группа байтов называется полем. Разряды в каждой группе байтов, например, в системе z/Architecture последовательно нумеруются слева направо. Крайние левые разряды в z/Architecture иногда именуются "старшими" разрядами, а крайние правые разряды - "младшими" разрядами. Тем не менее, номера разрядов не являются адресами ячеек запоминающего устройства. Возможна только адресация байтов. Чтобы оперировать с отдельными разрядами хранящегося байта, осуществляется доступ ко всему байту. Разряды в байте пронумерованы слева направо от 0 до 7 (например, в системе z/Architecture). Разряды в адресе могут быть пронумерованы от 8 до 31 или от 40 до 63 в случае 24-разрядных адресов или от 1 до 31 или от 33 до 63 в случае 31-разрядных адресов и от 0 до 63 в случае 64-разрядных адресов. В одном примере, биты 8-31 и 1-31 применяются к адресам, которые находятся в месте (например, регистре), который составляет 32 бита, а биты 40-63 и 33-63 применяются к адресам, которые находятся в месте шириной 64-бита. В любом другом имеющем фиксированную длину формате из множества байтов разряды, образующие формат, последовательно пронумерованы, начиная с 0. В целях обнаружения ошибок и предпочтительно их исправления с каждым байтом или группой байтов может передаваться один или несколько контрольных разрядов. Такие контрольные разряды генерируются автоматически машиной и не могут непосредственно управляться программой. Емкость запоминающего устройства выражается в числе байтов. Когда кодом операций команды подразумевается длина хранящегося поля операнда, считается, что поле имеет фиксированную длину, которая может составлять 1, 2, 4, 8 или 16 байтов. Для некоторых команд могут подразумеваться более длинные поля. Когда длина хранящегося поля операнда не подразумевается, а прямо указывается, считается, что поле имеет переменную длину. Операнды переменной длины могут различаться по длине с шагом в 1 байт (или в случае некоторых команд с шагом в 2 байта и другими шагами). При сохранении информации в запоминающем устройстве замещается содержимое местоположений только тех байтов, которые включены в указанное поле, несмотря на то, что ширина физического пути доступа к запоминающему устройству может превышать длину сохраняемого поля.
Некоторые хранящиеся единицы информации должны находиться на целочисленной границе. Применительно к единице информации граница называется целочисленной, когда адрес ее ячейки запоминающего устройства кратен длине единицы информации в байтах. Полям длиной 2, 4, 8 16 и 32 байтам на целочисленной границе даются особые названия. Полуслово является группой из 2 идущих подряд байтов на двухбайтовой границе и представляет собой базовый конструктивный блок команд. Слово является группой из 4 идущих подряд байтов на четырехбайтовой границе. Двойное слово является группой из 8 идущих подряд байтов на 8-байтовой границе. Учетверенное слово является группой из 16 идущих подряд байтов на 16-байтовой границе. Увосьмирьонное слово является группой из 32 идущих подряд байтов на 32-байтовой границе. Когда в адресах ячеек запоминающего устройства указаны полуслова, слова, двойные слова, учетверенные слова, и увосьмиренные слова в двоичном представлении адреса содержится один, два, три, четыре или пять крайних правых нулевых разряда, соответственно. Команды должны находиться на двухбайтовых целочисленных границах. Хранящиеся операнды большинства команд не содержат требования размещения на границах.
В устройствах, в которых реализованы раздельные кэши для команд и операндов, хранимых в памяти, могут происходить значительные задержки, если программа сохраняется в строке кэша, из которой впоследствии осуществляется выборка команд, независимо от того, изменяются ли при сохранении команды, выборка которых впоследствии осуществляется.
В одном из примеров осуществления изобретение может быть реализовано на практике посредством программного обеспечения (иногда называемого лицензионным внутренним кодом, аппаратно-программным обеспечением, микрокодом, милликодом, пикокодом и т.п., что во всех случаях согласуется с настоящим изобретением). Как показано на фиг. 17, обычно процессор 5001 хост-системы 5000, получает доступ к программному коду системы программного обеспечения, в котором воплощено настоящее изобретение, посредством долговременных запоминающих сред 5011, таких как ПЗУ на компакт-дисках, накопитель на магнитной ленте или накопитель на жестких дисках. Программный код системы программного обеспечения может быть воплощен в любой из разнообразных известных сред для применения с системой обработки данных, такой как дискета, накопитель на жестких дисках или ПЗУ на компакт-дисках. Код может распределяться в таких средах или может распределяться пользователям из памяти 5002 компьютера или запоминающего устройства одной компьютерной системы по сети 5010 другим компьютерным системам для применения пользователями таких других систем.
Программный код включает операционную систему, которая управляет функцией и взаимодействием различных узлов вычислительной машины и одной или нескольких прикладных программ. Обычно подкачка страниц программного кода осуществляется из запоминающей среды 5011 в относительно быстродействующее запоминающее устройство 5002, в котором он доступен для обработки процессором 5001. Методы и способы воплощения программного кода системы программного обеспечения в памяти, в физических средах и/или распределения программного кода посредством сетей хорошо известны и не будут дополнительно рассматриваться в описании. Программный код, созданный и хранящийся в материальной среде (включая без ограничения модули электронной памяти (ОЗУ), флэш-память, компакт-диски, универсальные цифровые диски, магнитную ленту и т.п.) часто именуется "компьютерным программным продуктом". Содержащая компьютерный программный продукт среда обычно может считываться устройством обработки данных предпочтительно в компьютерной системе для выполнения устройством обработки данных.
На фиг. 18 проиллюстрирована характерная рабочая станция или аппаратная серверная система, в которой может быть на практике реализовано настоящее изобретение. В показанную на фиг. 18 систему 5020 входит характерная базовая компьютерная система 5021, такая как персональный компьютер, рабочая станция или сервер, включая необязательные периферийные устройства. Базовая компьютерная система 5021 имеет один или несколько процессоров 5026 и шину для соединения процессора(-ов) 5026 и других компонентов системы 5021 и обеспечения связи между ними известными способами. Шина соединяет процессор 5026 с памятью 5025 и долговременным запоминающим устройством 5027, которое может содержать накопитель на жестких дисках (например, включая любое из следующего: магнитный носитель, компакт-диск, универсальный цифровой диск и флэш-память) или, например, накопитель на магнитной ленте. В систему 5021 также может входить адаптер пользовательского интерфейса, который посредством шины соединяет микропроцессор 5026 с одним или несколькими устройствами сопряжения, такими как клавиатура 5024, мышь 5023, принтер/сканнер 5030 и/или другие устройства сопряжения, которыми могут являться любое пользовательское устройство сопряжения, такое как сенсорный экран, дополнительная цифровая клавиатура и т.д. Шина посредством дисплейного адаптера также соединяет дисплей 5022, такой как ЖК-дисплей или монитор с микропроцессором 5026.
Система 5021 может поддерживать связь с другими компьютерами или компьютерными сетями посредством сетевого адаптера, способного поддерживать связь 5028 с сетью 5029. Примерами сетевых адаптеров являются каналы связи, кольцевая сеть с эстафетным доступом, сеть Ethernet или модемы. В качестве альтернативы, система 5021 может поддерживать связь с использованием беспроводного интерфейса, такого как карта CDPD (сотовой системы передачи пакетов цифровых данных). Система 5021 может быть связана с другими такими компьютерами в локальной вычислительной сети (ЛВС) или глобальной вычислительной сети (ГВС), или системой 5021 может являться клиент, связанный отношениями клиент/сервер с другим компьютером и т.д. Все эти конфигурации, а также соответствующее коммуникационное оборудование и программное обеспечение известны из уровня техники.
На Фиг. 19 проиллюстрирована сеть 5040 обработки данных, в которой может быть реализовано на практике одно или несколько воплощений настоящего изобретения. В сеть 5040 обработки данных может входить множество отдельных сетей, таких как беспроводная сеть и проводная сеть, в каждую из которых может входить множество отдельных рабочих станций 5041, 5042, 5043, 5044. Кроме того, как известно специалистам в данной области техники, в нее может входить одна или несколько ЛВС, в которую может входить множество интеллектуальных рабочих станций, связанных с хост-процессором.
На фиг. 19 также показано, что в сети также могут входить мэйнфреймы или серверы, такие как шлюз (клиент-сервер 5046) или сервер приложений (удаленный сервер 5048, который может осуществлять доступ к хранилищу данных, а также может быть доступен непосредственно с рабочей станции 5045). Шлюз 5046 служит точкой входа в каждую отдельную сеть. Шлюз необходим при подсоединении одного сетевого протокола к другому. Шлюз 5046 предпочтительно может быть связан с другой сетью (например, сетью Интернет 5047) линией связи. Шлюз 5046 также может быть непосредственно связан с одной или несколькими рабочими станциями 5041, 5042, 5043, 5044 с использованием линии связи. Шлюз может быть реализован с использованием сервера IBM eServer System z производства International Business Machines Corporation.
Как показано на фиг. 18 и 19, доступ к программному коду 5031 системы программного обеспечения, в котором может быть воплощен один или несколько аспектов настоящего изобретения, может осуществлять процессор 5026 системы 5020 посредством долговременных запоминающих сред 5027, таких как ПЗУ на компакт-дисках, или накопитель на жестких дисках. Программный код системы программного обеспечения может быть воплощен в любой из разнообразных известных сред для применения с системой обработки данных, такой как дискета, накопитель на жестких дисках или ПЗУ на компакт-дисках. Код может распределяться в таких средах или может распределяться пользователям 5050, 5051 из памяти компьютера или запоминающего устройства одной компьютерной системы по сети другим компьютерным системам для применения пользователями таких других систем.
В качестве альтернативы, программный код может быть воплощен в памяти 5025 с возможностью доступа к нему для процессора 5026 с использованием процессорной шины. В таком программном коде реализована операционная система, которая управляет функцией и взаимодействием различных узлов вычислительной машины и одной или нескольких прикладных программ 5032. Обычно подкачка страниц программного кода осуществляется из запоминающих сред 5027 в быстродействующее запоминающее устройство 5025, в котором он доступен для обработки процессором 5026. Методы и способы воплощения программного кода системы программного обеспечения в памяти, в физических средах и/или распределения программного кода посредством сетей хорошо известны и не будут дополнительно рассматриваться в описании. Программный код, созданный и хранящийся в материальной среде (включая без ограничения модули электронной памяти (ОЗУ), флэш-память, компакт-диски, универсальные цифровые диски, магнитную ленту и т.п.) часто именуется "компьютерным программным продуктом". Содержащая компьютерный программный продукт среда обычно может считываться устройством обработки данных предпочтительно в компьютерной системе для выполнения устройством обработки данных.
Кэш, который является наиболее легкодоступным для процессора (обычно более быстродействующим и менее объемным, чем другие кэши процессора), представляет собой кэш низшего уровня (L1 или уровня 1), а основное запоминающее устройство (основная память) представляет собой кэш высшего уровня (L3 в случае 3 уровней). Кэш низшего уровня часто поделен кэш команд (I-кэш), в котором хранятся машинные команды для выполнения, и кэш данных (D-кэш), в котором хранятся операнды, хранимые в памяти.
На Фиг. 20 проиллюстрирован один из примеров осуществления процессора 5026. Обычно с целью помещения в буфер блоков памяти и повышения производительности процессора используется один или несколько уровней кэша 5053. Кэш 5053 представляет собой высокоскоростной буфер, в котором в строках данных кэша хранятся данные в памяти, которые вероятно будут использоваться. Типичные строки данных кэша содержат 64, 128 или 256 байтов данных в памяти. Для кэширования команд и для кэширования данных часто используются раздельные кэши. Согласованность кэшей (синхронизация копий строк в памяти и в кэшах) часто обеспечивается различными алгоритмами слежения ("snoop"), хорошо известными из уровня техники. Основное запоминающее устройство 5025 процессорной системы часто называют кэшем. В процессорной системе, имеющей уровня 4 кэша 5053, основное запоминающее устройство 5025 иногда называют кэшем уровня 5 (L5), поскольку оно обычно является более быстродействующими и представляет собой лишь часть энергонезависимого запоминающего устройство (ЗУПД, ЗУ на ленте и т.д.), которое доступно для компьютерной системы. Основное запоминающее устройство 5025 "кэширует" страницы данных, которые подкачиваются в основное запоминающее устройство 5025 и откачиваются из него операционной системой.
Программный счетчик (счетчик команд) 5061 отслеживает адрес текущей команды для выполнения. Счетчиком команд в процессоре на основе z/Architecture является 64-разрядным, при этом он может быть усечен до 31 или 24 разрядов с целью поддержки ранее существовавших ограничений адресации. Поскольку счетчик команд обычно воплощен в слове состояния программы (PSW) компьютера, оно сохраняется при переключении контекста. Соответственно, выполняемая программа с показанием счетчика команд может прерываться, например, операционной системой (при переключении контекста из программной среды в среду операционной системы). PSW программы поддерживает показание счетчика команд, пока программа неактивна, а во время выполнения операционной системы используется счетчик команд (в PSW) операционной системы. Обычно показание счетчика команд приращивается на величину, равную числу байтов текущей команды. RISC-команды (на основе вычислений с сокращенным набором команд) обычно имеют фиксированную длину, тогда как CISC-команды (на основе вычислений с полным набором команд) обычно имеют переменную длину. Команды, используемые в системе IBM z/Architecture, являются CISC-командами, имеющими длину 2, 4 или 6 байтов. Показание счетчика 5061 команд изменяется, например, в результате операции переключения контекста или операции выбранного перехода согласно команде перехода. При операции переключения контекста в слове состояния программы сохраняется текущее показание счетчика команд вместе с другой информацией о состоянии выполняемой программы (такой как коды условий), и загружается новое показание счетчика команд, указывающее на команду нового программного модуля для выполнения. Операция выбранного перехода выполняется, чтобы позволить программе принимать решения, или чтобы выполнять программный цикл путем загрузки в счетчик 5061 команд результата команды перехода.
Обычно для выборки команд от имени процессора 5026 применяется блок 5055 выборки команд. Блок выборки осуществляет выборку "очередных последовательных команд", целевых команд из команд выбранного перехода или первых команд программы, следующей за переключением контекста. В современных блоках выборки команд часто применяют методы выборки с целью предварительной выборки команд по предположению, исходя из вероятности использования команд, предварительная выборка которых была осуществлена. Например, блок выборки может осуществлять выборку 16 байтов команды, содержащих очередную последовательную команду, и дополнительных байтов следующих далее команд.
Затем вызванные команды выполняются процессором 5026. В одном из вариантов осуществления вызванная команда(-ы) передаются блоку 5056 диспетчеризации блока выборки. Блок диспетчеризации декодирует команду(-ы) и пересылает информацию о декодированной команде(-ах) соответствующим блокам 5057, 5058, 5060. Блок 5057 выполнения обычно принимает информацию о декодированных арифметических командах от блока 5055 выборки команд и выполняет арифметические операции с операндами в соответствии с содержащимся в команде кодом операции. Операнды предоставляются блоку 5057 выполнения предпочтительно из памяти 5025, структурированных регистров 5059 или из непосредственного поля выполняемой команды. Сохраненные результаты выполнения хранятся в памяти 5025, регистрах 5059 или в другом машинном аппаратном обеспечении (таком как управляющие регистры, регистры PSW и т.п.).
Виртуальные адреса транслируются в реальные адреса с помощью динамической трансляции адресов 5062 и, необязательно, с помощью трансляционного регистра доступа 5063.
Процессор 5026 обычно имеет один или несколько блоков 5057, 5058, 5060, выполнения функции команды. Как показано на фиг. 21A, блок 5057 выполнения, посредством интерфейсной логической схемы 5071, может поддерживать связь 5071 со структурированными общими регистрами 5059, блоком 5056 декодирования/диспетчеризации, блоком 5060 загрузки/сохранения и другими процессорными блоками 5065. В блоке 5057 выполнения может применяться несколько регистровых схем 5067, 5068, 5069 для хранения информации, с которой будет работать арифметическое логическое устройство (ALU) 5066. ALU выполняет арифметические операции, такие как сложение, вычитание, умножение и деление, а также логические функции, такие как И, ИЛИ и исключающее ИЛИ, поворот и смещение. ALU предпочтительно поддерживает зависящие от конструкции специализированные операции. В других схемах могут обеспечиваться другие структурированные средства 5072, включающие, например, коды условия и логическую схему поддержки восстановления. Обычно результат операции ALU хранится в схеме 5070 выходного регистра, из которой он может пересылаться целому ряду других функций обработки. Хотя существует множество конструкций процессоров, настоящее описание имеет целью лишь обеспечить понимание одного из вариантов осуществления.
Например, команда сложения выполняется блоком 5057 выполнения, обладающим арифметическими и логическими функциональными возможностями, а, например, команда с плавающей точкой выполняется блоком вычислений с плавающей точкой, обладающим специализированными возможностями работы с плавающей точкой. Блок выполнения предпочтительно работает с указанными командой операндами путем выполнения заданной кодом операции функции применительно к операндам. Например, команда сложения может выполняться блоком 5057 выполнения применительно к операндам, обнаруженным в двух регистрах 5059, указанных в регистровых полях команды.
Блок 5057 выполнения выполняет арифметическое сложение двух операндов и сохраняет результат в третьем операнде, которым может являться третий регистр или один из двух исходных регистров. Блок выполнения предпочтительно использует арифметическое логическое устройство (ALU) 5066, способное выполнять ряд логических функций, таких как смещение, поворот, И, ИЛИ и исключающее ИЛИ, а также ряд алгебраических функций, включая любые из следующих функций: сложение, вычитание, умножение, деление. Некоторые ALU 5066 рассчитаны на скалярные операции, а некоторые - на операции с плавающей точкой. В зависимости от архитектуры данные могут иметь обратный порядок следования байтов (когда наименьший значимый байт соответствует старшему байтовому адресу) или прямой порядок следования байтов (когда наименьший значимый байт соответствует младшему байтовому адресу). В системе IBM z/Architecture используется обратный порядок следования байтов. В зависимости от архитектуры поля чисел со знаком могут быть представлены в виде прямого кода, дополнения до единицы или дополнения до двух. Число в форме дополнения до двух выгодно в том смысле, что ALU не требуется поддерживать возможность вычитания, поскольку при отрицательной или положительной величине дополнения до двух в ALU требуется только сложение. Числа обычно описаны в сокращенном виде, в котором 12-разрядное поле определяет адрес блока из 4096 байтов и обычно описано, например, в виде 4-килобайтового блока.
Как показано на фиг. 21Б, содержащаяся в команде перехода информация для выполнения команды перехода обычно передается блоку 5058 перехода, в котором часто применяется алгоритм предсказания переходов, такой как таблица 5082 предыстории переходов (ТПП), для предсказания исхода перехода до завершения других условных операций. Целевой объект текущей команды перехода вызывается и выполняется по предположению до завершения условных операций. Когда условные операции завершены, выполненные по предположению команды перехода завершаются или отбрасываются, исходя из условной операции и предположенного исхода. Типичная команда перехода может предусматривать проверку кодов условий и переход к целевому адресу, если коды условий отвечают требованию команды перехода, при этом целевой адрес может вычисляться на основании нескольких чисел, включая, например, числа из регистровых полей или непосредственного поля команды. В блоке 5058 перехода может применяться ALU 5074, имеющее множество схем 5075, 5076, 5077 входных регистров и схему 5080 выходного регистра. Блок 5058 перехода, например, может поддерживать связь 5081 с общими регистрами 5059, декодировать блок 5056 диспетчеризации или другие схемы 5073.
Выполнение группы команд может прерываться по ряду причин, включая, например, переключение контекста, инициированное операционной системой, исключительную ситуацию или ошибку в процессе выполнения программы, приводящую к переключению контекста, сигнал прерывания ввода-вывода, приводящий к переключению контекста, или многопоточный режим работы множества программ (в многопоточной среде). Переключение контекста предпочтительно служит для сохранения информации о состоянии выполняемой в данный момент программы и затем для загрузки информации о состоянии другой вызываемой программы. Информация о состоянии может сохраняться, например, в аппаратных регистрах или в памяти. Информация о состоянии предпочтительно содержит показание счетчика команд, указывающее очередную команду для выполнения, коды условий, сведения о транслировании данных памяти и содержимое структурированного регистра. Переключение контекста может осуществляться аппаратными схемами, прикладными программами, программами операционной системы или аппаратно-программным кодом (микрокодом, пикокодом или лицензионным внутренним кодом (LIC) по отдельности или в сочетании).
Процессор осуществляет доступ к операндам в соответствии с определенными командами способами. Команда может содержать непосредственный операнд, в котором используется значение части команды, может содержать одно или несколько регистровых полей, прямо указывающих регистры общего назначения или регистры особо назначения (например, регистры с плавающей точкой). В команде могут использоваться подразумеваемые регистры, обозначаемые полем кода операции как операнды. В команде могут использоваться ячейки памяти для операндов. Ячейка памяти для операнда может обеспечиваться регистром, непосредственным полем или сочетанием регистров и непосредственного поля, примером чего является средство дальнего смещения на основе системы z/Architecture, в котором команда определяет базовый регистр, индексный регистр и непосредственное поле (поле смещения), которые суммируются с целью получения, например, адреса операнда в памяти. Под ячейкой в данном случае подразумевается ячейка основной памяти (основного запоминающего устройства), если не указано иное.
Как показано на Фиг. 21В, процессор осуществляет доступ к памяти с использованием блока 5060 загрузки/сохранения. Блок 5060 загрузки/сохранения может выполнять операцию загрузки путем получения адреса целевого операнда в памяти 5053 и загрузки операнда в регистр 5059 или другую ячейку памяти 5053, или может выполнять операцию сохранения путем получения адреса целевого операнда в памяти 5053 и сохранения данных, полученных из регистра 5059 или другой ячейки памяти 5053, в ячейке целевого операнда в памяти 5053. Блок 5060 загрузки/сохранения может действовать по предположению и осуществлять доступ к памяти в последовательности, которая не соответствует последовательности команд, тем не менее, блок 5060 загрузки/сохранения должен обеспечивать для программ видимость выполнения команды по порядку. Блок 5060 загрузки/сохранения может поддерживать связь 5084 с общими регистрами 5059, блоком 5056 декодирования/диспетчеризации, интерфейсом 5053 кэша/памяти или другими элементами 5083 и содержит различные регистровые схемы 5086, 5087, 5088 и 5089, ALU 5085 и управляющую логику 5090 для вычисления адресов ячеек запоминающего устройства и обеспечения последовательного потока для сохранения порядка следования операций. Некоторые операции могут выполняться не по порядку, но блок загрузки/сохранения обеспечивает функциональные возможности для того, чтобы выполняемые не по порядку операции выглядели для программы выполненными по порядку, как хорошо известно из уровня техники.
Адреса, которые "видит" прикладная программа, предпочтительно часто именуются виртуальными адресами. Иногда виртуальные адреса именуются "логическими адресами" и "исполнительными адресами". Эти виртуальные адреса являются виртуальными в том смысле, что их перенаправляют в ячейку физической памяти посредством одной из ряда технологий динамической трансляции адреса (DAT), включая без ограничения простое приписывание величины смещения к виртуальному адресу, трансляцию виртуального адреса посредством одной или нескольких таблиц трансляции, которые предпочтительно содержат по меньшей мере таблицу сегментов и таблицу страниц по отдельности или в сочетании, предпочтительно таблицу сегментов, содержащую запись с указанием таблицы страниц. В системе z/Architecture предусмотрена иерархия трансляции, в которую входит первая таблица региона, вторая таблица региона, третья таблица региона, таблица сегментов и необязательная таблица страниц. Эффективность трансляции адресов часто повышается за счет использования буфера быстрого трансляции адреса (TLB), который содержит записи, отображающие виртуальный адрес соответствующей ячейки физической памяти. Записи создаются, когда DAT транслирует виртуальный адрес с использованием таблиц перевода. Затем при последующем использовании виртуального адреса может использоваться запись из быстродействующего TLB вместо доступа к таблицам медленной последовательной трансляции. Содержимым TLB может управлять ряд алгоритмов замещения, включая алгоритм замещения наиболее давней по использованию страницы (LRU).
В том случае, когда процессором является процессор мультипроцессорной системы, каждый процессор отвечает за сохранение совместно используемых ресурсов, таких как средства ввода-вывода, кэши, TLB и память, взаимно заблокированных для обеспечения непротиворечивости. Обычно для поддержания непротиворечивости кэшей используются технологии "слежения". Для облегчения совместного использования каждая строка кэша может помечаться в среде слежения как находящаяся в одном из следующих состояний, включающих состояние совместного использования, состояние монопольного использования, измененное состояние, недействительное состояние и т.п.
Блоки 5054 ввода-вывода (Фиг. 20) обеспечивают процессор средствами подключения к периферийным устройствам, включая, например, накопители на магнитной ленте, накопители на дисках, принтеры, дисплеи и сети. Блоки ввода-вывода представлены в компьютерной программе программными драйверами. В мэйнфреймах, таких как System z производства IBM®, блоки ввода-вывода мэйнфрейма являются адаптерами каналов и адаптерами открытых систем и обеспечивают связь между операционной системой и периферийными устройствами.
Кроме того, одна или несколько особенностей настоящего изобретения могут выгодно применяться в вычислительных средах других типов. В качестве примера, среда может содержать эмулятор (например, программные или другие механизмы эмуляции), в которых эмулируется конкретная архитектура (включая, например, выполнение команд, структурированные функции, такие как трансляция адреса, и структурированные регистры) или ее сокращенная версия (например, в собственной компьютерной системе, имеющей процессор и память). В такой среде за счет одной или нескольких эмулирующих функций эмулятора может быть реализована одна или несколько особенностей настоящего изобретения, несмотря на то, что компьютер, в котором выполняется эмулятор, может иметь архитектуру, отличающуюся от эмулируемых возможностей. В качестве одного из примеров в режиме эмуляции декодируется конкретная эмулируемая команда или операция, и создается соответствующая эмулирующая функция с целью реализации отдельной команды или операции.
В эмулирующей среде хост-компьютер содержит, например, память для хранения команд и данных; блок выборки команд для выборки команд из памяти и необязательно локальной буферизации выбранных команд; блок декодирования команд для приема команд от блока выборки команд и определения типа команд, которые были выбраны; и блок выполнения команд для выполнения команд. Выполнение может предусматривать загрузку данных из памяти в регистр; сохранение данных из регистра в памяти; или выполнение арифметической или логической операции какого-либо типа, определяемой блоком декодирования. В одном из примеров каждый блок реализован посредством программного обеспечения. Например, выполняемые блоками операции реализованы в виде одной или нескольких подпрограмм в программном обеспечении эмулятора.
В частности, в мэйнфрейме структурированные машинные команды используются программаторами, обычно современными программаторами на языке "C" посредством компилирующего приложения. Эти команды, хранящиеся в запоминающей среде, могут выполняться в собственной системе команд сервера IBM® на основе z/Architecture® или в качестве альтернативы в машинах на основе других архитектур. Они могут эмулироваться в существующих и будущих серверах на основе мэйнфреймов IBM® и в других машинах IBM® (например, серверах Power Systems и серверах System x®). Они могут выполняться в операционной системе Linux разнообразными машинами, использующими аппаратное обеспечение производства IBM®, Intel®, AMD™ и других компаний. Помимо выполнения этим аппаратным обеспечением на основе Z/Architecture®, может использоваться Linux, а также машины, использующие эмуляцию Hercules, UMX или FSI (Fundamental Software, Inc), когда выполнение обычно происходит в режиме эмуляции. В режиме эмуляции эмулирующее программное обеспечение выполняется собственным процессором, эмулирующим архитектуру эмулируемого процессора.
Собственный процессор обычно выполняет эмулирующее программное обеспечение, представляющее собой аппаратно-программное обеспечение или собственную операционную систему для эмуляции эмулируемого процессора. Эмулирующее программное обеспечение отвечает за выборку и выполнение команд архитектуры эмулируемого процессора. Эмулирующее программное обеспечение поддерживает счетчик эмулируемых команд для слежения за границами команд. Эмулирующее программное обеспечение может осуществлять выборку одной или нескольких эмулируемых машинных команд за один раз и транслирование одной или нескольких эмулируемых машинных команд в соответствующую группу собственных машинных команд для выполнения собственным процессором. Эти транслированные команды могут помещаться в кэш, что позволяет ускорять транслирование. Тем не менее, эмулирующее программное обеспечение должно поддерживать правила архитектуры эмулируемого процессора с тем, чтобы обеспечивать правильную работу операционных систем и приложений, написанных для эмулируемого процессора. Кроме того, эмулирующее программное обеспечение должно обеспечивать ресурсы, указанные архитектурой эмулируемого процессора, включая без ограничения управляющие регистры, регистры общего назначения, регистры с плавающей точкой, функцию динамической трансляции адреса, включая таблицы сегментов и таблицы страниц, например, механизмы прерывания, механизмы переключения контекста, часы истинного времени (TOD) и структурированные интерфейсы с подсистемами ввода-вывода с тем, чтобы операционная система или прикладная программа, рассчитанная на работу в эмулируемом процессоре, могла быть запущена в собственном процессоре, имеющем эмулирующее программное обеспечение.
Конкретная эмулируемая команда декодируется, и вызывается подпрограмма для выполнения функции отдельной команды. Функция эмулирующего программного обеспечения, эмулирующая функцию эмулируемого процессора, реализуется, в подпрограмме или драйвере на языке "C" или каким-либо другим способом обеспечения драйвера для конкретного аппаратного обеспечения, доступным для специалистов в данной области техники, ознакомившихся в описанием предпочтительного варианта осуществления. В различных патентах, в которых предложена эмуляция программного и аппаратного обеспечения, включая без ограничения патент US 5551013 под названием "Multiprocessor for hardware emulation", выданный на имя Beausoleil и др., патент US 6009261 под названием "Preprocessing of stored target routines for emulating incompatible instructions on a target processor", выданный на имя Scalzi и др.; патент US 5574873 под названием "Decoding guest команда to directly access emulation routines that emulate the guest instructions", выданный на имя Davidian и др.; патент US 6308255 под названием "Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system", выданный на имя Gorishek и др.; патент US 6463582 под названием "Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method", выданный на имя Lethin и др.; патент US 5790825 под названием "Method for emulating guest instructions on a host computer through dynamic recompilation of host instructions", выданный на имя Eric Traut; каждый из которых включен в данное описание во всей их полноте, и многие другие, проиллюстрированные разнообразные известные способы эмуляции формата команд, структурированного для отличающейся машины, в целевой машине, доступные для специалистов в данной области техники.
На фиг. 22 проиллюстрирован один из примеров известной из техники эмулирующей компьютерной хост-системы 5092, которая эмулирует компьютерную хост-систему 5000', имеющую хост-архитектуру. Хост-процессором (ЦП) 5091 в компьютерной хост-системе 5092 эмуляции является хост-процессор (или виртуальный хост-процессор) эмуляции, представляющий собой процессор 5093 эмуляции со структурой собственных команд, отличающейся от структуры команд процессора 5091 хост-компьютера 5000'. Компьютерная хост-система 5092 эмуляции имеет память 5094, доступную для процессора 5093 эмуляции. В примере осуществления память 5094 разделена на память 5096 хост-компьютера и память 5097 программ эмуляции. Память 5096 хост-компьютера доступна для программ эмулируемого хост-компьютера 5092 в зависимости от архитектуры хост-компьютера. Процессор 5093 эмуляции выполняет собственные команды структурированной системы команд, структура которых отличается от структуры команд эмулируемого процессора 5091 и которые извлекаются из памяти 5097 программ эмуляции, и может осуществлять выборку хост-команды для выполнения из программы в памяти 5096 хост-компьютера путем применения одной или нескольких команд из программы контроля последовательности и выборки/декодирования (Sequence & Access/Decode), которая может декодировать выбранную хост-команду(-ы) и определять программу выполнения собственных команд эмуляции функции выбранной хост-команды. Другие средства, которые предусмотрены в архитектуре компьютерной хост-системы 5000', могут эмулироваться программами структурированных средств (Architected Facilities Routines), включая такие средства, как, например, регистры общего назначения, управляющие регистры, поддержка подсистемы динамической трансляции адреса и ввода-вывода и кэш-память процессора. Программы эмуляции также могут использовать функции, доступные в процессоре 5093 эмуляции (такие как общие регистры и динамическое транслирование виртуальных адресов) для повышения производительности программ эмуляции. Также может быть предусмотрено особое программное обеспечение и механизмы разгрузки, облегчающие процессору 5093 эмуляцию функции хост-компьютера 5000'.
Используемая в описании терминология имеет целью описание лишь частных вариантов осуществления, а не ограничение изобретения. Подразумевается, что используемые в описании формы единственного числа включают также формы множественного числа, если из контекста ясно не следует иное. Дополнительно подразумевается, что термины "содержит" и/или "содержащий", используемые в описании, означают присутствие указанных признаков, чисел, шагов, операций, элементов и/или компонентов, но не исключают присутствие или добавление одного или нескольких других признаков, чисел, шагов, операций, элементов, компонентов и/или их групп.
Подразумевается, что соответствующие структуры, материалы, действия и эквиваленты всех элементов "средство или шаг плюс функция" следующей далее формулы изобретения, если таковые существуют, включают любую структуру, материал или действие для выполнения функции в сочетании с другими конкретно заявленными средствами. Описание одного или более из воплощений изобретения представлено в качестве иллюстрации и не имеет целью исчерпать или ограничить изобретение раскрытой формой. Для специалистов в данной области техники бесспорны многочисленные модификации и разновидности. Выбранный и описанный вариант осуществления имеет целью наилучшим образом пояснить различные аспекты изобретения и его практическое применение, а также позволить специалистам в данной области техники понять различные варианты осуществления с различными модификациями, рассчитанными на конкретное применение.
Claims (17)
1. Компьютерная система для обработки транзакций внутри вычислительной среды, указанная компьютерная система содержит:
память; и
процессор, сообщающийся с памятью, причем компьютерная система настроена для осуществления способа, где указанный способ содержит:
выполнение процессором транзакции в вычислительной среде, где указанная транзакция эффективно задерживает фиксацию транзакционных сохранений в главной памяти до тех пор, пока не завершится выбранная транзакция;
определение, основанное на выполнении транзакции, что ситуация сброса произошла;
проверку, является ли транзакция вынужденной транзакцией, причем указанная вынужденная транзакция имеет одно или больше ограничений, связанных с ней; и
возвращение к началу транзакции для повторного выполнения транзакции, основанное на определении ситуации сброса и проверке, указывающей, что транзакция является вынужденной транзакцией.
память; и
процессор, сообщающийся с памятью, причем компьютерная система настроена для осуществления способа, где указанный способ содержит:
выполнение процессором транзакции в вычислительной среде, где указанная транзакция эффективно задерживает фиксацию транзакционных сохранений в главной памяти до тех пор, пока не завершится выбранная транзакция;
определение, основанное на выполнении транзакции, что ситуация сброса произошла;
проверку, является ли транзакция вынужденной транзакцией, причем указанная вынужденная транзакция имеет одно или больше ограничений, связанных с ней; и
возвращение к началу транзакции для повторного выполнения транзакции, основанное на определении ситуации сброса и проверке, указывающей, что транзакция является вынужденной транзакцией.
2. Компьютерная система по п. 1, в которой выполнение основывается на выполнении команды начала транзакции, причем команда начала транзакции указывает является ли транзакция вынужденной.
3. Компьютерная система по п. 2, в которой возвращение к началу транзакции включает возвращение к команде начала транзакции.
4. Компьютерная система по п. 1, в которой указанный способ дополнительно включает повторное выполнение транзакции, причем указанное повторное выполнение включает выполнение одного или более действий по содействию завершению транзакции.
5. Компьютерная система по п. 4, в которой одно или более действий включают, по крайней мере, одно из следующих:
приостановление выполнения с изменением последовательности;
приостановление доступа других процессоров к ячейкам памяти, конфликтующим с транзакцией, или
вызов случайных задержек в обработке сброса.
приостановление выполнения с изменением последовательности;
приостановление доступа других процессоров к ячейкам памяти, конфликтующим с транзакцией, или
вызов случайных задержек в обработке сброса.
6. Компьютерная система по п. 1, в которой возвращение к началу транзакции выполняется один или несколько раз перед завершением или прерыванием транзакции.
7. Компьютерная система по п. 1, в которой одно или более ограничений, включают, по крайней мере, одно из следующих:
ограниченное количество команд в транзакции;
команды в транзакции должны быть в пределах заранее заданной области памяти;
определенные предварительно заданные команды могут быть включены в транзакции, другие являются недопустимыми;
ограничение по доступу транзакционными операндами памяти;
транзакции не получают доступ к операндам памяти в блоках памяти, содержащих заранее заданные области памяти;
транзакции не получают доступ к командам или операндам памяти, использующим различные логические адреса, которые отображаются на один и тот же абсолютный адрес, и
обращения к операндам, совершённые транзакцией, должны быть в пределах указанного размера.
ограниченное количество команд в транзакции;
команды в транзакции должны быть в пределах заранее заданной области памяти;
определенные предварительно заданные команды могут быть включены в транзакции, другие являются недопустимыми;
ограничение по доступу транзакционными операндами памяти;
транзакции не получают доступ к операндам памяти в блоках памяти, содержащих заранее заданные области памяти;
транзакции не получают доступ к командам или операндам памяти, использующим различные логические адреса, которые отображаются на один и тот же абсолютный адрес, и
обращения к операндам, совершённые транзакцией, должны быть в пределах указанного размера.
8. Способ обработки транзакций внутри вычислительной среды, включающий:
выполнение процессором транзакции в вычислительной среде, причем указанная транзакция эффективно задерживает фиксацию транзакционных сохранений в главной памяти до тех пор, пока не завершится выбранная транзакция;
определение, основанное на выполнении транзакции, что ситуация сброса произошла;
проверку, является ли транзакция вынужденной транзакцией, причем указанная вынужденная транзакция имеет одно или больше ограничений, связанных с ней; и
возвращение к началу транзакции для повторного выполнения транзакции, основанное на определении ситуации сброса и проверке, указывающей, что транзакция является вынужденной транзакцией.
выполнение процессором транзакции в вычислительной среде, причем указанная транзакция эффективно задерживает фиксацию транзакционных сохранений в главной памяти до тех пор, пока не завершится выбранная транзакция;
определение, основанное на выполнении транзакции, что ситуация сброса произошла;
проверку, является ли транзакция вынужденной транзакцией, причем указанная вынужденная транзакция имеет одно или больше ограничений, связанных с ней; и
возвращение к началу транзакции для повторного выполнения транзакции, основанное на определении ситуации сброса и проверке, указывающей, что транзакция является вынужденной транзакцией.
9. Способ по п. 8, который дополнительно включает повторное выполнение транзакции, причем указанное повторное выполнение включает выполнение одного или более действий по содействию завершению транзакции.
10. Способ по п. 8, в котором возвращение к началу транзакции выполняется один или несколько раз перед завершением или прерыванием транзакции.
11. Способ по п. 8, дополнительно включающий повторное выполнение транзакции, где указанное повторное выполнение включает выполнение одного или более действий по содействию завершению транзакции.
12. Способ по п. 11, в котором одно или более действий включают, по крайней мере, одно из следующих:
приостановление выполнения с изменением последовательности;
приостановление доступа других процессоров к ячейкам памяти, конфликтующим с транзакцией, или
вызов случайных задержек в обработке сброса.
приостановление выполнения с изменением последовательности;
приостановление доступа других процессоров к ячейкам памяти, конфликтующим с транзакцией, или
вызов случайных задержек в обработке сброса.
13. Способ по п. 8, в котором возвращение к началу транзакции выполняется один или несколько раз перед завершением или прерыванием транзакции.
14. Способ по п. 8, в котором указанный способ дополнительно включает:
определение, основанное на проверке, указывающей, что транзакция является вынужденной транзакцией, произошло ли нарушение ограничения из одного или более ограничений; и
вызов прерывания, основанный на определении, что нарушение произошло.
определение, основанное на проверке, указывающей, что транзакция является вынужденной транзакцией, произошло ли нарушение ограничения из одного или более ограничений; и
вызов прерывания, основанный на определении, что нарушение произошло.
15. Способ по п. 8, в котором одно или более ограничений, включают, по крайней мере, одно из следующих:
ограниченное количество команд в транзакции;
команды в транзакции должны быть в пределах заранее заданной области памяти;
определенные предварительно заданные команды могут быть включены в транзакции, другие являются недопустимыми;
ограничение по доступу транзакционными операндами памяти;
транзакции не получают доступ к операндам памяти в блоках памяти, содержащих заранее заданные области памяти;
транзакции не получают доступ к командам или операндам памяти, использующим различные логические адреса, которые отображаются на один и тот же абсолютный адрес, и
обращения к операндам, совершённые транзакцией, должны быть в пределах указанного размера.
ограниченное количество команд в транзакции;
команды в транзакции должны быть в пределах заранее заданной области памяти;
определенные предварительно заданные команды могут быть включены в транзакции, другие являются недопустимыми;
ограничение по доступу транзакционными операндами памяти;
транзакции не получают доступ к операндам памяти в блоках памяти, содержащих заранее заданные области памяти;
транзакции не получают доступ к командам или операндам памяти, использующим различные логические адреса, которые отображаются на один и тот же абсолютный адрес, и
обращения к операндам, совершённые транзакцией, должны быть в пределах указанного размера.
16. Способ по п. 8, в котором аварийный путь, отличающийся от возвращения на начало транзакции, не предусмотрен для обработки ситуации сброса.
17. Способ по п. 8, в котором транзакция предназначена для обновления нескольких несмежных ячеек памяти.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/524,788 | 2012-06-15 | ||
| US13/524,788 US8682877B2 (en) | 2012-06-15 | 2012-06-15 | Constrained transaction execution |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2012148581A RU2012148581A (ru) | 2014-05-20 |
| RU2549112C2 true RU2549112C2 (ru) | 2015-04-20 |
Family
ID=49756860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012148581/08A RU2549112C2 (ru) | 2012-06-15 | 2012-11-15 | Выполнение вынужденной транзакции |
Country Status (15)
| Country | Link |
|---|---|
| US (2) | US8682877B2 (ru) |
| EP (1) | EP2862082A4 (ru) |
| JP (1) | JP6238248B2 (ru) |
| KR (1) | KR101625324B1 (ru) |
| CN (1) | CN104335185B (ru) |
| AU (1) | AU2012382779B2 (ru) |
| BR (1) | BR112014031383A2 (ru) |
| CA (1) | CA2874181C (ru) |
| HK (1) | HK1207444A1 (ru) |
| IL (1) | IL236247A0 (ru) |
| MX (1) | MX348648B (ru) |
| RU (1) | RU2549112C2 (ru) |
| SG (1) | SG11201407465TA (ru) |
| TW (1) | TWI533218B (ru) |
| WO (1) | WO2013186604A1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2728849C1 (ru) * | 2017-01-19 | 2020-07-31 | Интернэшнл Бизнес Машинз Корпорейшн | Обработка события защищенного сохранения в ходе транзакционного выполнения |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9336046B2 (en) | 2012-06-15 | 2016-05-10 | International Business Machines Corporation | Transaction abort processing |
| US20130339680A1 (en) | 2012-06-15 | 2013-12-19 | International Business Machines Corporation | Nontransactional store instruction |
| US9740549B2 (en) | 2012-06-15 | 2017-08-22 | International Business Machines Corporation | Facilitating transaction completion subsequent to repeated aborts of the transaction |
| US9367323B2 (en) * | 2012-06-15 | 2016-06-14 | International Business Machines Corporation | Processor assist facility |
| US9348642B2 (en) | 2012-06-15 | 2016-05-24 | International Business Machines Corporation | Transaction begin/end instructions |
| US9384004B2 (en) | 2012-06-15 | 2016-07-05 | International Business Machines Corporation | Randomized testing within transactional execution |
| US9772854B2 (en) | 2012-06-15 | 2017-09-26 | International Business Machines Corporation | Selectively controlling instruction execution in transactional processing |
| US9436477B2 (en) | 2012-06-15 | 2016-09-06 | International Business Machines Corporation | Transaction abort instruction |
| US10437602B2 (en) | 2012-06-15 | 2019-10-08 | International Business Machines Corporation | Program interruption filtering in transactional execution |
| US9448796B2 (en) | 2012-06-15 | 2016-09-20 | International Business Machines Corporation | Restricted instructions in transactional execution |
| US9361115B2 (en) | 2012-06-15 | 2016-06-07 | International Business Machines Corporation | Saving/restoring selected registers in transactional processing |
| WO2015094189A1 (en) * | 2013-12-17 | 2015-06-25 | Intel Corporation | Detection of unauthorized memory modification and access using transactional memory |
| US9558032B2 (en) | 2014-03-14 | 2017-01-31 | International Business Machines Corporation | Conditional instruction end operation |
| US10120681B2 (en) | 2014-03-14 | 2018-11-06 | International Business Machines Corporation | Compare and delay instructions |
| US9454370B2 (en) | 2014-03-14 | 2016-09-27 | International Business Machines Corporation | Conditional transaction end instruction |
| US9195493B2 (en) * | 2014-03-27 | 2015-11-24 | International Business Machines Corporation | Dispatching multiple threads in a computer |
| US10310857B2 (en) | 2014-04-29 | 2019-06-04 | Ampere Computing Llc | Systems and methods facilitating multi-word atomic operation support for system on chip environments |
| US10261826B2 (en) | 2014-06-02 | 2019-04-16 | International Business Machines Corporation | Suppressing branch prediction updates upon repeated execution of an aborted transaction until forward progress is made |
| US10503538B2 (en) | 2014-06-02 | 2019-12-10 | International Business Machines Corporation | Delaying branch prediction updates specified by a suspend branch prediction instruction until after a transaction is completed |
| US10289414B2 (en) | 2014-06-02 | 2019-05-14 | International Business Machines Corporation | Suppressing branch prediction on a repeated execution of an aborted transaction |
| US10235172B2 (en) | 2014-06-02 | 2019-03-19 | International Business Machines Corporation | Branch predictor performing distinct non-transaction branch prediction functions and transaction branch prediction functions |
| US9477469B2 (en) * | 2014-06-02 | 2016-10-25 | International Business Machines Corporation | Branch predictor suppressing branch prediction of previously executed branch instructions in a transactional execution environment |
| US9448939B2 (en) | 2014-06-30 | 2016-09-20 | International Business Machines Corporation | Collecting memory operand access characteristics during transactional execution |
| US9710271B2 (en) * | 2014-06-30 | 2017-07-18 | International Business Machines Corporation | Collecting transactional execution characteristics during transactional execution |
| GB2533414B (en) * | 2014-12-19 | 2021-12-01 | Advanced Risc Mach Ltd | Apparatus with shared transactional processing resource, and data processing method |
| US20160179662A1 (en) * | 2014-12-23 | 2016-06-23 | David Pardo Keppel | Instruction and logic for page table walk change-bits |
| US9792124B2 (en) | 2015-02-13 | 2017-10-17 | International Business Machines Corporation | Speculative branch handling for transaction abort |
| US10241700B2 (en) * | 2015-08-21 | 2019-03-26 | International Business Machines Corporation | Execution of program region with transactional memory |
| US10031694B2 (en) * | 2015-09-29 | 2018-07-24 | International Business Machines Corporation | Asynchronously clearing page frames |
| KR102574257B1 (ko) | 2015-10-30 | 2023-09-01 | 삼성전자주식회사 | Soh 추정 장치 및 방법과, soh 추정 모델 생성 장치 및 방법 |
| KR102287758B1 (ko) * | 2018-03-05 | 2021-08-09 | 삼성전자주식회사 | 부채널 공격으로부터 캐시를 보호하는 시스템 |
| CN112256328B (zh) * | 2020-10-19 | 2023-04-07 | 海光信息技术股份有限公司 | 随机指令的生成方法及装置、存储介质以及电子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543006B1 (en) * | 1999-08-31 | 2003-04-01 | Autodesk, Inc. | Method and apparatus for automatic undo support |
| RU2255371C2 (ru) * | 1999-07-20 | 2005-06-27 | Дайболд, Инкорпорейтед | Система автоматизированных банковских машин и способ усовершенствования |
Family Cites Families (221)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US695744A (en) | 1901-05-16 | 1902-03-18 | John T Lesher | Stove. |
| CA1174370A (en) | 1980-05-19 | 1984-09-11 | Hidekazu Matsumoto | Data processing unit with pipelined operands |
| US4488227A (en) | 1982-12-03 | 1984-12-11 | Honeywell Information Systems Inc. | Program counter stacking method and apparatus for nested subroutines and interrupts |
| US4740893A (en) | 1985-08-07 | 1988-04-26 | International Business Machines Corp. | Method for reducing the time for switching between programs |
| US5063497A (en) | 1987-07-01 | 1991-11-05 | Digital Equipment Corporation | Apparatus and method for recovering from missing page faults in vector data processing operations |
| US5321823A (en) | 1988-07-20 | 1994-06-14 | Digital Equipment Corporation | Digital processor with bit mask for counting registers for fast register saves |
| US5117498A (en) | 1988-08-19 | 1992-05-26 | Motorola, Inc. | Processer with flexible return from subroutine |
| JPH0437927A (ja) | 1990-06-01 | 1992-02-07 | Sony Corp | プロセッサの処理方法 |
| US5471591A (en) | 1990-06-29 | 1995-11-28 | Digital Equipment Corporation | Combined write-operand queue and read-after-write dependency scoreboard |
| GB2256514B (en) | 1991-05-21 | 1994-11-16 | Digital Equipment Corp | Commitment ordering for guaranteeing serializability across distributed transactions |
| US5701480A (en) * | 1991-10-17 | 1997-12-23 | Digital Equipment Corporation | Distributed multi-version commitment ordering protocols for guaranteeing serializability during transaction processing |
| US5274817A (en) | 1991-12-23 | 1993-12-28 | Caterpillar Inc. | Method for executing subroutine calls |
| US5359608A (en) | 1992-11-24 | 1994-10-25 | Amdahl Corporation | Apparatus for activation and deactivation of instruction tracing through use of conditional trace field in branch instructions |
| WO1994027215A1 (en) | 1993-05-07 | 1994-11-24 | Apple Computer, Inc. | Method for decoding guest instructions for a host computer |
| US5925125A (en) | 1993-06-24 | 1999-07-20 | International Business Machines Corporation | Apparatus and method for pre-verifying a computer instruction set to prevent the initiation of the execution of undefined instructions |
| US5551013A (en) | 1994-06-03 | 1996-08-27 | International Business Machines Corporation | Multiprocessor for hardware emulation |
| US5748964A (en) | 1994-12-20 | 1998-05-05 | Sun Microsystems, Inc. | Bytecode program interpreter apparatus and method with pre-verification of data type restrictions |
| US5655100A (en) | 1995-03-31 | 1997-08-05 | Sun Microsystems, Inc. | Transaction activation processor for controlling memory transaction execution in a packet switched cache coherent multiprocessor system |
| EP0870228B1 (en) | 1995-10-06 | 2003-08-13 | Advanced Micro Devices, Inc. | Unified multi-function operation scheduler for out-of-order execution in a superscalar processor |
| US5790825A (en) | 1995-11-08 | 1998-08-04 | Apple Computer, Inc. | Method for emulating guest instructions on a host computer through dynamic recompilation of host instructions |
| TW384447B (en) | 1996-01-22 | 2000-03-11 | Infinite Technology Inc | Processor with reconfigurable arithmetic data path |
| JPH103416A (ja) | 1996-06-14 | 1998-01-06 | Canon Inc | 情報処理装置およびその方法 |
| US6035313A (en) | 1997-03-24 | 2000-03-07 | Motorola, Inc. | Memory address generator for an FFT |
| US5870582A (en) | 1997-03-31 | 1999-02-09 | International Business Machines Corporation | Method and apparatus for completion of non-interruptible instructions before the instruction is dispatched |
| US5937199A (en) | 1997-06-03 | 1999-08-10 | International Business Machines Corporation | User programmable interrupt mask with timeout for enhanced resource locking efficiency |
| JP3546678B2 (ja) | 1997-09-12 | 2004-07-28 | 株式会社日立製作所 | マルチｏｓ構成方法 |
| US6094730A (en) | 1997-10-27 | 2000-07-25 | Hewlett-Packard Company | Hardware-assisted firmware tracing method and apparatus |
| US7076784B1 (en) | 1997-10-28 | 2006-07-11 | Microsoft Corporation | Software component execution management using context objects for tracking externally-defined intrinsic properties of executing software components within an execution environment |
| US6000029A (en) | 1997-11-03 | 1999-12-07 | Motorola, Inc. | Method and apparatus for affecting subsequent instruction processing in a data processor |
| US5938778A (en) | 1997-11-10 | 1999-08-17 | International Business Machines Corporation | System and method for tracing instructions in an information handling system without changing the system source code |
| KR100246537B1 (ko) | 1997-11-25 | 2000-03-15 | 정선종 | 코드분할 다중접속 시스템에서 파일럿 심벌을 이용한 동기식이중 채널 큐피에스케이 송수신기의 구조 |
| SE9704476L (sv) | 1997-12-02 | 1999-06-23 | Ericsson Telefon Ab L M | Utökad instruktionsavkodning |
| US6009261A (en) | 1997-12-16 | 1999-12-28 | International Business Machines Corporation | Preprocessing of stored target routines for emulating incompatible instructions on a target processor |
| US6202067B1 (en) | 1998-04-07 | 2001-03-13 | Lucent Technologies, Inc. | Method and apparatus for correct and complete transactions in a fault tolerant distributed database system |
| US6119129A (en) | 1998-05-14 | 2000-09-12 | Sun Microsystems, Inc. | Multi-threaded journaling in a configuration database |
| US6308255B1 (en) | 1998-05-26 | 2001-10-23 | Advanced Micro Devices, Inc. | Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system |
| EP0992907B1 (en) | 1998-10-06 | 2005-09-28 | Texas Instruments Inc. | Trace fifo management |
| EP0992916A1 (en) | 1998-10-06 | 2000-04-12 | Texas Instruments Inc. | Digital signal processor |
| US6151669A (en) | 1998-10-10 | 2000-11-21 | Institute For The Development Of Emerging Architectures, L.L.C. | Methods and apparatus for efficient control of floating-point status register |
| US20020147969A1 (en) | 1998-10-21 | 2002-10-10 | Richard A. Lethin | Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method |
| US6732307B1 (en) | 1999-10-01 | 2004-05-04 | Hitachi, Ltd. | Apparatus and method for storing trace information |
| US7761857B1 (en) | 1999-10-13 | 2010-07-20 | Robert Bedichek | Method for switching between interpretation and dynamic translation in a processor system based upon code sequence execution counts |
| US6738892B1 (en) | 1999-10-20 | 2004-05-18 | Transmeta Corporation | Use of enable bits to control execution of selected instructions |
| US6604188B1 (en) | 1999-10-20 | 2003-08-05 | Transmeta Corporation | Pipeline replay support for multi-cycle operations wherein all VLIW instructions are flushed upon detection of a multi-cycle atom operation in a VLIW instruction |
| JP3776653B2 (ja) | 1999-11-24 | 2006-05-17 | 富士通株式会社 | 演算処理装置 |
| US6754809B1 (en) | 1999-12-30 | 2004-06-22 | Texas Instruments Incorporated | Data processing apparatus with indirect register file access |
| US6934832B1 (en) | 2000-01-18 | 2005-08-23 | Ati International Srl | Exception mechanism for a computer |
| US6665863B1 (en) | 2000-05-31 | 2003-12-16 | Microsoft Corporation | Data referencing within a database graph |
| US6826682B1 (en) | 2000-06-26 | 2004-11-30 | Transmeta Corporation | Floating point exception handling in pipelined processor using special instruction to detect generated exception and execute instructions singly from known correct state |
| US7246123B2 (en) | 2000-08-04 | 2007-07-17 | Carr Scott Software Incorporated | Automatic transaction management |
| US6886094B1 (en) | 2000-09-28 | 2005-04-26 | International Business Machines Corporation | Apparatus and method for detecting and handling exceptions |
| US6671686B2 (en) * | 2000-11-02 | 2003-12-30 | Guy Pardon | Decentralized, distributed internet data management |
| US7346632B2 (en) | 2001-02-22 | 2008-03-18 | International Business Machines Corporation | Mechanism for executing nested transactions in an execution environment supporting flat transactions only |
| US6963919B1 (en) | 2001-02-28 | 2005-11-08 | Agilent Technologies, Inc. | Method and system for improving computer network performance |
| US6745272B2 (en) | 2001-04-04 | 2004-06-01 | Advanced Micro Devices, Inc. | System and method of increasing bandwidth for issuing ordered transactions into a distributed communication system |
| US7185234B1 (en) | 2001-04-30 | 2007-02-27 | Mips Technologies, Inc. | Trace control from hardware and software |
| US7305678B2 (en) | 2001-05-17 | 2007-12-04 | International Business Machines Corporation | Method and system for reducing synchronization waits when allocating sequenced identifiers in a multi-threaded server |
| US7613762B2 (en) | 2001-05-25 | 2009-11-03 | Sun Microsystems, Inc. | Floating point remainder with embedded status information |
| KR100625595B1 (ko) | 2001-05-28 | 2006-09-20 | 한국전자통신연구원 | 트랜잭션 처리 시스템의 병렬 로깅 방법 및 트랜잭션 로그 처리 시스템 |
| US6826681B2 (en) | 2001-06-18 | 2004-11-30 | Mips Technologies, Inc. | Instruction specified register value saving in allocated caller stack or not yet allocated callee stack |
| US7185183B1 (en) | 2001-08-02 | 2007-02-27 | Mips Technologies, Inc. | Atomic update of CPO state |
| US20060218556A1 (en) | 2001-09-28 | 2006-09-28 | Nemirovsky Mario D | Mechanism for managing resource locking in a multi-threaded environment |
| US7174463B2 (en) | 2001-10-04 | 2007-02-06 | Lenovo (Singapore) Pte. Ltd. | Method and system for preboot user authentication |
| US7313734B2 (en) | 2002-01-14 | 2007-12-25 | International Business Machines Corporation | Method and system for instruction tracing with enhanced interrupt avoidance |
| US7546446B2 (en) | 2002-03-08 | 2009-06-09 | Ip-First, Llc | Selective interrupt suppression |
| US7496494B2 (en) | 2002-09-17 | 2009-02-24 | International Business Machines Corporation | Method and system for multiprocessor emulation on a multiprocessor host system |
| US6892286B2 (en) | 2002-09-30 | 2005-05-10 | Sun Microsystems, Inc. | Shared memory multiprocessor memory model verification system and method |
| US7103597B2 (en) | 2002-10-03 | 2006-09-05 | Mcgoveran David O | Adaptive transaction manager for complex transactions and business process |
| US7634638B1 (en) | 2002-10-22 | 2009-12-15 | Mips Technologies, Inc. | Instruction encoding for system register bit set and clear |
| US7568023B2 (en) | 2002-12-24 | 2009-07-28 | Hewlett-Packard Development Company, L.P. | Method, system, and data structure for monitoring transaction performance in a managed computer network environment |
| US7398355B1 (en) | 2003-02-13 | 2008-07-08 | Sun Microsystems, Inc. | Avoiding locks by transactionally executing critical sections |
| US7269717B2 (en) | 2003-02-13 | 2007-09-11 | Sun Microsystems, Inc. | Method for reducing lock manipulation overhead during access to critical code sections |
| US7269693B2 (en) | 2003-02-13 | 2007-09-11 | Sun Microsystems, Inc. | Selectively monitoring stores to support transactional program execution |
| US7089374B2 (en) | 2003-02-13 | 2006-08-08 | Sun Microsystems, Inc. | Selectively unmarking load-marked cache lines during transactional program execution |
| US6862664B2 (en) | 2003-02-13 | 2005-03-01 | Sun Microsystems, Inc. | Method and apparatus for avoiding locks by speculatively executing critical sections |
| US7398359B1 (en) | 2003-04-30 | 2008-07-08 | Silicon Graphics, Inc. | System and method for performing memory operations in a computing system |
| CA2472887A1 (en) * | 2003-06-30 | 2004-12-30 | Gravic, Inc. | Methods for ensuring referential integrity in multithreaded replication engines |
| US7836450B2 (en) | 2003-08-28 | 2010-11-16 | Mips Technologies, Inc. | Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts |
| US7197586B2 (en) | 2004-01-14 | 2007-03-27 | International Business Machines Corporation | Method and system for recording events of an interrupt using pre-interrupt handler and post-interrupt handler |
| US7206903B1 (en) | 2004-07-20 | 2007-04-17 | Sun Microsystems, Inc. | Method and apparatus for releasing memory locations during transactional execution |
| US7703098B1 (en) | 2004-07-20 | 2010-04-20 | Sun Microsystems, Inc. | Technique to allow a first transaction to wait on condition that affects its working set |
| US7395382B1 (en) | 2004-08-10 | 2008-07-01 | Sun Microsystems, Inc. | Hybrid software/hardware transactional memory |
| US7836280B1 (en) | 2004-09-14 | 2010-11-16 | Azul Systems, Inc. | Dynamic concurrent atomic execution |
| US20060064508A1 (en) | 2004-09-17 | 2006-03-23 | Ramesh Panwar | Method and system to store and retrieve message packet data in a communications network |
| US7373554B2 (en) | 2004-09-24 | 2008-05-13 | Oracle International Corporation | Techniques for automatic software error diagnostics and correction |
| US7856537B2 (en) | 2004-09-30 | 2010-12-21 | Intel Corporation | Hybrid hardware and software implementation of transactional memory access |
| EP1657118A1 (en) | 2004-11-11 | 2006-05-17 | IEE INTERNATIONAL ELECTRONICS & ENGINEERING S.A. | Collision recognition device for a vehicle |
| US7984248B2 (en) | 2004-12-29 | 2011-07-19 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
| US7631073B2 (en) | 2005-01-27 | 2009-12-08 | International Business Machines Corporation | Method and apparatus for exposing monitoring violations to the monitored application |
| US20060212757A1 (en) | 2005-03-15 | 2006-09-21 | International Business Machines Corporation | Method, system, and program product for managing computer-based interruptions |
| US7421544B1 (en) | 2005-04-04 | 2008-09-02 | Sun Microsystems, Inc. | Facilitating concurrent non-transactional execution in a transactional memory system |
| US7496726B1 (en) | 2005-04-18 | 2009-02-24 | Sun Microsystems, Inc. | Controlling contention via transactional timers among conflicting transactions issued by processors operating in insistent or polite mode |
| US7464161B2 (en) | 2005-06-06 | 2008-12-09 | International Business Machines Corporation | Enabling and disabling byte code inserted probes based on transaction monitoring tokens |
| US7350034B2 (en) | 2005-06-20 | 2008-03-25 | International Business Machines Corporation | Architecture support of best-effort atomic transactions for multiprocessor systems |
| US7882339B2 (en) | 2005-06-23 | 2011-02-01 | Intel Corporation | Primitives to enhance thread-level speculation |
| US20070005828A1 (en) | 2005-06-30 | 2007-01-04 | Nimrod Diamant | Interrupts support for the KCS manageability interface |
| CN1713164A (zh) | 2005-07-21 | 2005-12-28 | 复旦大学 | 可自主处理多事务传输要求的dma控制器及数据传输方法 |
| EP1913473A1 (en) | 2005-08-01 | 2008-04-23 | Sun Microsystems, Inc. | Avoiding locks by transactionally executing critical sections |
| US7870369B1 (en) | 2005-09-28 | 2011-01-11 | Oracle America, Inc. | Abort prioritization in a trace-based processor |
| US20070136289A1 (en) | 2005-12-14 | 2007-06-14 | Intel Corporation | Lock elision with transactional memory |
| US20070143755A1 (en) | 2005-12-16 | 2007-06-21 | Intel Corporation | Speculative execution past a barrier |
| US8117605B2 (en) | 2005-12-19 | 2012-02-14 | Oracle America, Inc. | Method and apparatus for improving transactional memory interactions by tracking object visibility |
| US7730286B2 (en) | 2005-12-30 | 2010-06-01 | Intel Corporation | Software assisted nested hardware transactions |
| US7810072B2 (en) | 2006-01-06 | 2010-10-05 | International Business Machines Corporation | Exception thrower |
| US20070186056A1 (en) | 2006-02-07 | 2007-08-09 | Bratin Saha | Hardware acceleration for a software transactional memory system |
| US8065499B2 (en) | 2006-02-22 | 2011-11-22 | Oracle America, Inc. | Methods and apparatus to implement parallel transactions |
| US8099538B2 (en) | 2006-03-29 | 2012-01-17 | Intel Corporation | Increasing functionality of a reader-writer lock |
| US8180977B2 (en) | 2006-03-30 | 2012-05-15 | Intel Corporation | Transactional memory in out-of-order processors |
| US8180967B2 (en) | 2006-03-30 | 2012-05-15 | Intel Corporation | Transactional memory virtualization |
| US7930695B2 (en) | 2006-04-06 | 2011-04-19 | Oracle America, Inc. | Method and apparatus for synchronizing threads on a processor that supports transactional memory |
| US7636829B2 (en) | 2006-05-02 | 2009-12-22 | Intel Corporation | System and method for allocating and deallocating memory within transactional code |
| US7594094B2 (en) | 2006-05-19 | 2009-09-22 | International Business Machines Corporation | Move data facility with optional specifications |
| US7707394B2 (en) | 2006-05-30 | 2010-04-27 | Arm Limited | Reducing the size of a data stream produced during instruction tracing |
| US7849446B2 (en) | 2006-06-09 | 2010-12-07 | Oracle America, Inc. | Replay debugging |
| MY149658A (en) | 2006-06-12 | 2013-09-30 | Mobile Money Internat Sdn Bhd | Transaction server |
| US20070300013A1 (en) | 2006-06-21 | 2007-12-27 | Manabu Kitamura | Storage system having transaction monitoring capability |
| US20080005504A1 (en) | 2006-06-30 | 2008-01-03 | Jesse Barnes | Global overflow method for virtualized transactional memory |
| US20080016325A1 (en) | 2006-07-12 | 2008-01-17 | Laudon James P | Using windowed register file to checkpoint register state |
| US7617421B2 (en) | 2006-07-27 | 2009-11-10 | Sun Microsystems, Inc. | Method and apparatus for reporting failure conditions during transactional execution |
| US7748618B2 (en) | 2006-08-21 | 2010-07-06 | Verizon Patent And Licensing Inc. | Secure near field transaction |
| US7865885B2 (en) | 2006-09-27 | 2011-01-04 | Intel Corporation | Using transactional memory for precise exception handling in aggressive dynamic binary optimizations |
| US20080086516A1 (en) | 2006-10-04 | 2008-04-10 | Oracle International | Automatically changing a database system's redo transport mode to dynamically adapt to changing workload and network conditions |
| EP1918540B1 (en) | 2006-11-06 | 2009-08-26 | GM Global Technology Operations, Inc. | Operating method for a particulate filter, data processor program product and control apparatus therefore |
| CN101178787A (zh) | 2006-11-10 | 2008-05-14 | 上海市卢湾区东南医院 | 用于社区老干部保健管理的信息沟通方法 |
| US7669040B2 (en) | 2006-12-15 | 2010-02-23 | Sun Microsystems, Inc. | Method and apparatus for executing a long transaction |
| JP2008165370A (ja) | 2006-12-27 | 2008-07-17 | Internatl Business Mach Corp <Ibm> | オンライントランザクション処理を分割し、分散環境で実行するための方法および装置。 |
| US7802136B2 (en) | 2006-12-28 | 2010-09-21 | Intel Corporation | Compiler technique for efficient register checkpointing to support transaction roll-back |
| US8086827B2 (en) | 2006-12-28 | 2011-12-27 | Intel Corporation | Mechanism for irrevocable transactions |
| US7627743B2 (en) | 2007-01-12 | 2009-12-01 | Andes Technology Corporation | Method and circuit implementation for multiple-word transfer into/from memory subsystems |
| US20080244544A1 (en) | 2007-03-29 | 2008-10-02 | Naveen Neelakantam | Using hardware checkpoints to support software based speculation |
| US8332374B2 (en) * | 2007-04-13 | 2012-12-11 | Oracle America, Inc. | Efficient implicit privatization of transactional memory |
| US8117403B2 (en) | 2007-05-14 | 2012-02-14 | International Business Machines Corporation | Transactional memory system which employs thread assists using address history tables |
| US9009452B2 (en) | 2007-05-14 | 2015-04-14 | International Business Machines Corporation | Computing system with transactional memory using millicode assists |
| US7814378B2 (en) | 2007-05-18 | 2010-10-12 | Oracle America, Inc. | Verification of memory consistency and transactional memory |
| US20080320282A1 (en) | 2007-06-22 | 2008-12-25 | Morris Robert P | Method And Systems For Providing Transaction Support For Executable Program Components |
| US8266387B2 (en) | 2007-06-27 | 2012-09-11 | Microsoft Corporation | Leveraging transactional memory hardware to accelerate virtualization emulation |
| US7779232B2 (en) | 2007-08-28 | 2010-08-17 | International Business Machines Corporation | Method and apparatus for dynamically managing instruction buffer depths for non-predicted branches |
| US8209689B2 (en) | 2007-09-12 | 2012-06-26 | Intel Corporation | Live lock free priority scheme for memory transactions in transactional memory |
| US7904434B2 (en) | 2007-09-14 | 2011-03-08 | Oracle International Corporation | Framework for handling business transactions |
| US7890472B2 (en) | 2007-09-18 | 2011-02-15 | Microsoft Corporation | Parallel nested transactions in transactional memory |
| US20090127332A1 (en) | 2007-11-16 | 2009-05-21 | Kyung Yang Park | System for processing payment employing off-line transaction approval mode of mobile card and method thereof |
| US20090138890A1 (en) | 2007-11-21 | 2009-05-28 | Arm Limited | Contention management for a hardware transactional memory |
| CN101170747A (zh) | 2007-11-30 | 2008-04-30 | 中兴通讯股份有限公司 | 中继状态调节方法和装置 |
| US9391789B2 (en) | 2007-12-14 | 2016-07-12 | Qualcomm Incorporated | Method and system for multi-level distribution information cache management in a mobile environment |
| US8195898B2 (en) | 2007-12-27 | 2012-06-05 | Intel Corporation | Hybrid transactions for low-overhead speculative parallelization |
| US8065491B2 (en) | 2007-12-30 | 2011-11-22 | Intel Corporation | Efficient non-transactional write barriers for strong atomicity |
| US8706982B2 (en) | 2007-12-30 | 2014-04-22 | Intel Corporation | Mechanisms for strong atomicity in a transactional memory system |
| US7966459B2 (en) | 2007-12-31 | 2011-06-21 | Oracle America, Inc. | System and method for supporting phased transactional memory modes |
| US8140497B2 (en) | 2007-12-31 | 2012-03-20 | Oracle America, Inc. | System and method for implementing nonblocking zero-indirection transactional memory |
| US20090182983A1 (en) | 2008-01-11 | 2009-07-16 | International Business Machines Corporation | Compare and Branch Facility and Instruction Therefore |
| US8041900B2 (en) | 2008-01-15 | 2011-10-18 | Oracle America, Inc. | Method and apparatus for improving transactional memory commit latency |
| US8176280B2 (en) | 2008-02-25 | 2012-05-08 | International Business Machines Corporation | Use of test protection instruction in computing environments that support pageable guests |
| US8161273B2 (en) | 2008-02-26 | 2012-04-17 | Oracle America, Inc. | Method and apparatus for programmatically rewinding a register inside a transaction |
| US8380907B2 (en) | 2008-02-26 | 2013-02-19 | International Business Machines Corporation | Method, system and computer program product for providing filtering of GUEST2 quiesce requests |
| EP2096564B1 (en) | 2008-02-29 | 2018-08-08 | Euroclear SA/NV | Improvements relating to handling and processing of massive numbers of processing instructions in real time |
| US8688628B2 (en) | 2008-02-29 | 2014-04-01 | Red Hat, Inc. | Nested queued transaction manager |
| US8316366B2 (en) | 2008-04-02 | 2012-11-20 | Oracle America, Inc. | Facilitating transactional execution in a processor that supports simultaneous speculative threading |
| US20090260011A1 (en) * | 2008-04-14 | 2009-10-15 | Microsoft Corporation | Command line transactions |
| JP5385545B2 (ja) | 2008-04-17 | 2014-01-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | トランザクションの実行を制御する装置及び方法 |
| US9367363B2 (en) | 2008-05-12 | 2016-06-14 | Oracle America, Inc. | System and method for integrating best effort hardware mechanisms for supporting transactional memory |
| US8612950B2 (en) | 2008-06-19 | 2013-12-17 | Intel Corporation | Dynamic optimization for removal of strong atomicity barriers |
| US7996686B2 (en) | 2008-07-07 | 2011-08-09 | International Business Machines Corporation | Branch trace methodology |
| EP2332043B1 (en) * | 2008-07-28 | 2018-06-13 | Advanced Micro Devices, Inc. | Virtualizable advanced synchronization facility |
| US9449314B2 (en) | 2008-10-02 | 2016-09-20 | International Business Machines Corporation | Virtualization of a central processing unit measurement facility |
| US8191046B2 (en) | 2008-10-06 | 2012-05-29 | Microsoft Corporation | Checking transactional memory implementations |
| US20100122073A1 (en) | 2008-11-10 | 2010-05-13 | Ravi Narayanaswamy | Handling exceptions in software transactional memory systems |
| JP4702962B2 (ja) | 2008-11-12 | 2011-06-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ制御装置、プログラム及び方法 |
| US8789057B2 (en) | 2008-12-03 | 2014-07-22 | Oracle America, Inc. | System and method for reducing serialization in transactional memory using gang release of blocked threads |
| US20100153776A1 (en) | 2008-12-12 | 2010-06-17 | Sun Microsystems, Inc. | Using safepoints to provide precise exception semantics for a virtual machine |
| US9274855B2 (en) | 2008-12-24 | 2016-03-01 | Intel Corporation | Optimization for safe elimination of weak atomicity overhead |
| US10210018B2 (en) | 2008-12-24 | 2019-02-19 | Intel Corporation | Optimizing quiescence in a software transactional memory (STM) system |
| US8914620B2 (en) | 2008-12-29 | 2014-12-16 | Oracle America, Inc. | Method and system for reducing abort rates in speculative lock elision using contention management mechanisms |
| US8799582B2 (en) | 2008-12-30 | 2014-08-05 | Intel Corporation | Extending cache coherency protocols to support locally buffered data |
| US9785462B2 (en) * | 2008-12-30 | 2017-10-10 | Intel Corporation | Registering a user-handler in hardware for transactional memory event handling |
| CN101710433A (zh) | 2008-12-31 | 2010-05-19 | 深圳市江波龙电子有限公司 | 一种电子支付卡的交易方法及电子支付卡 |
| US9170844B2 (en) | 2009-01-02 | 2015-10-27 | International Business Machines Corporation | Prioritization for conflict arbitration in transactional memory management |
| CN101819518B (zh) | 2009-02-26 | 2013-09-11 | 国际商业机器公司 | 在事务内存中快速保存上下文的方法和装置 |
| US8266107B2 (en) | 2009-03-11 | 2012-09-11 | International Business Machines Corporation | Method for mirroring a log file by threshold driven synchronization |
| US9940138B2 (en) | 2009-04-08 | 2018-04-10 | Intel Corporation | Utilization of register checkpointing mechanism with pointer swapping to resolve multithreading mis-speculations |
| US8973004B2 (en) | 2009-06-26 | 2015-03-03 | Oracle America, Inc. | Transactional locking with read-write locks in transactional memory systems |
| US8356166B2 (en) | 2009-06-26 | 2013-01-15 | Microsoft Corporation | Minimizing code duplication in an unbounded transactional memory system by using mode agnostic transactional read and write barriers |
| US8489864B2 (en) | 2009-06-26 | 2013-07-16 | Microsoft Corporation | Performing escape actions in transactions |
| CN102460376B (zh) | 2009-06-26 | 2016-05-18 | 英特尔公司 | 无约束事务存储器(utm)系统的优化 |
| US8229907B2 (en) * | 2009-06-30 | 2012-07-24 | Microsoft Corporation | Hardware accelerated transactional memory system with open nested transactions |
| US8281185B2 (en) | 2009-06-30 | 2012-10-02 | Oracle America, Inc. | Advice-based feedback for transactional execution |
| US8688964B2 (en) | 2009-07-20 | 2014-04-01 | Microchip Technology Incorporated | Programmable exception processing latency |
| GB2472620B (en) * | 2009-08-12 | 2016-05-18 | Cloudtran Inc | Distributed transaction processing |
| US8392694B2 (en) | 2009-09-15 | 2013-03-05 | International Business Machines Corporation | System and method for software initiated checkpoint operations |
| GB2474446A (en) | 2009-10-13 | 2011-04-20 | Advanced Risc Mach Ltd | Barrier requests to maintain transaction order in an interconnect with multiple paths |
| US8327188B2 (en) | 2009-11-13 | 2012-12-04 | Oracle America, Inc. | Hardware transactional memory acceleration through multiple failure recovery |
| US8516202B2 (en) | 2009-11-16 | 2013-08-20 | International Business Machines Corporation | Hybrid transactional memory system (HybridTM) and method |
| US8095824B2 (en) | 2009-12-15 | 2012-01-10 | Intel Corporation | Performing mode switching in an unbounded transactional memory (UTM) system |
| US8290991B2 (en) * | 2009-12-15 | 2012-10-16 | Juniper Networks, Inc. | Atomic deletion of database data categories |
| US8316194B2 (en) | 2009-12-15 | 2012-11-20 | Intel Corporation | Mechanisms to accelerate transactions using buffered stores |
| US9092253B2 (en) | 2009-12-15 | 2015-07-28 | Microsoft Technology Licensing, Llc | Instrumentation of hardware assisted transactional memory system |
| US8301849B2 (en) | 2009-12-23 | 2012-10-30 | Intel Corporation | Transactional memory in out-of-order processors with XABORT having immediate argument |
| KR101639672B1 (ko) | 2010-01-05 | 2016-07-15 | 삼성전자주식회사 | 무한 트랜잭션 메모리 시스템 및 그 동작 방법 |
| US8549468B2 (en) | 2010-02-08 | 2013-10-01 | National Tsing Hua University | Method, system and computer readable storage device for generating software transaction-level modeling (TLM) model |
| US8850166B2 (en) | 2010-02-18 | 2014-09-30 | International Business Machines Corporation | Load pair disjoint facility and instruction therefore |
| US20110208921A1 (en) | 2010-02-19 | 2011-08-25 | Pohlack Martin T | Inverted default semantics for in-speculative-region memory accesses |
| US8438568B2 (en) | 2010-02-24 | 2013-05-07 | International Business Machines Corporation | Speculative thread execution with hardware transactional memory |
| US8739164B2 (en) * | 2010-02-24 | 2014-05-27 | Advanced Micro Devices, Inc. | Automatic suspend atomic hardware transactional memory in response to detecting an implicit suspend condition and resume thereof |
| US8464261B2 (en) | 2010-03-31 | 2013-06-11 | Oracle International Corporation | System and method for executing a transaction using parallel co-transactions |
| US8402227B2 (en) | 2010-03-31 | 2013-03-19 | Oracle International Corporation | System and method for committing results of a software transaction using a hardware transaction |
| US8631223B2 (en) | 2010-05-12 | 2014-01-14 | International Business Machines Corporation | Register file supporting transactional processing |
| US9626187B2 (en) | 2010-05-27 | 2017-04-18 | International Business Machines Corporation | Transactional memory system supporting unbroken suspended execution |
| US20110302143A1 (en) | 2010-06-02 | 2011-12-08 | Microsoft Corporation | Multi-version concurrency with ordered timestamps |
| US9880848B2 (en) | 2010-06-11 | 2018-01-30 | Advanced Micro Devices, Inc. | Processor support for hardware transactional memory |
| US8560816B2 (en) * | 2010-06-30 | 2013-10-15 | Oracle International Corporation | System and method for performing incremental register checkpointing in transactional memory |
| US8479053B2 (en) | 2010-07-28 | 2013-07-02 | Intel Corporation | Processor with last branch record register storing transaction indicator |
| US8561033B2 (en) | 2010-07-30 | 2013-10-15 | International Business Machines Corporation | Selective branch-triggered trace generation apparatus and method |
| US8549504B2 (en) | 2010-09-25 | 2013-10-01 | Intel Corporation | Apparatus, method, and system for providing a decision mechanism for conditional commits in an atomic region |
| US9552206B2 (en) | 2010-11-18 | 2017-01-24 | Texas Instruments Incorporated | Integrated circuit with control node circuitry and processing circuitry |
| US9122476B2 (en) | 2010-12-07 | 2015-09-01 | Advanced Micro Devices, Inc. | Programmable atomic memory using hardware validation agent |
| US8442962B2 (en) | 2010-12-28 | 2013-05-14 | Sap Ag | Distributed transaction management using two-phase commit optimization |
| US8818867B2 (en) | 2011-11-14 | 2014-08-26 | At&T Intellectual Property I, L.P. | Security token for mobile near field communication transactions |
| US9158660B2 (en) | 2012-03-16 | 2015-10-13 | International Business Machines Corporation | Controlling operation of a run-time instrumentation facility |
| US9442824B2 (en) | 2012-03-16 | 2016-09-13 | International Business Machines Corporation | Transformation of a program-event-recording event into a run-time instrumentation event |
| US9311101B2 (en) | 2012-06-15 | 2016-04-12 | International Business Machines Corporation | Intra-instructional transaction abort handling |
| US9448796B2 (en) | 2012-06-15 | 2016-09-20 | International Business Machines Corporation | Restricted instructions in transactional execution |
| US9436477B2 (en) | 2012-06-15 | 2016-09-06 | International Business Machines Corporation | Transaction abort instruction |
-
2012
- 2012-06-15 US US13/524,788 patent/US8682877B2/en active Active
- 2012-11-15 RU RU2012148581/08A patent/RU2549112C2/ru active
- 2012-11-26 SG SG11201407465TA patent/SG11201407465TA/en unknown
- 2012-11-26 KR KR1020147031950A patent/KR101625324B1/ko active IP Right Grant
- 2012-11-26 JP JP2015516695A patent/JP6238248B2/ja active Active
- 2012-11-26 CA CA2874181A patent/CA2874181C/en active Active
- 2012-11-26 BR BR112014031383A patent/BR112014031383A2/pt not_active Application Discontinuation
- 2012-11-26 CN CN201280073606.7A patent/CN104335185B/zh active Active
- 2012-11-26 AU AU2012382779A patent/AU2012382779B2/en active Active
- 2012-11-26 EP EP12878711.6A patent/EP2862082A4/en not_active Withdrawn
- 2012-11-26 MX MX2014015359A patent/MX348648B/es active IP Right Grant
- 2012-11-26 WO PCT/IB2012/056734 patent/WO2013186604A1/en active Application Filing
-
2013
- 2013-03-03 US US13/783,327 patent/US9740521B2/en active Active
- 2013-05-10 TW TW102116770A patent/TWI533218B/zh active
-
2014
- 2014-12-14 IL IL236247A patent/IL236247A0/en active IP Right Grant
-
2015
- 2015-08-20 HK HK15108075.4A patent/HK1207444A1/xx unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2255371C2 (ru) * | 1999-07-20 | 2005-06-27 | Дайболд, Инкорпорейтед | Система автоматизированных банковских машин и способ усовершенствования |
| US6543006B1 (en) * | 1999-08-31 | 2003-04-01 | Autodesk, Inc. | Method and apparatus for automatic undo support |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2728849C1 (ru) * | 2017-01-19 | 2020-07-31 | Интернэшнл Бизнес Машинз Корпорейшн | Обработка события защищенного сохранения в ходе транзакционного выполнения |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2862082A4 (en) | 2015-11-25 |
| TWI533218B (zh) | 2016-05-11 |
| HK1207444A1 (en) | 2016-01-29 |
| RU2012148581A (ru) | 2014-05-20 |
| SG11201407465TA (en) | 2014-12-30 |
| CA2874181A1 (en) | 2013-12-19 |
| US20130339325A1 (en) | 2013-12-19 |
| CA2874181C (en) | 2020-03-24 |
| AU2012382779B2 (en) | 2016-09-29 |
| AU2012382779A1 (en) | 2014-12-11 |
| TW201411490A (zh) | 2014-03-16 |
| MX348648B (es) | 2017-06-21 |
| KR101625324B1 (ko) | 2016-05-27 |
| IL236247A0 (en) | 2015-01-29 |
| BR112014031383A2 (pt) | 2017-06-27 |
| WO2013186604A1 (en) | 2013-12-19 |
| JP6238248B2 (ja) | 2017-11-29 |
| CN104335185B (zh) | 2017-07-07 |
| JP2015523654A (ja) | 2015-08-13 |
| CN104335185A (zh) | 2015-02-04 |
| EP2862082A1 (en) | 2015-04-22 |
| US8682877B2 (en) | 2014-03-25 |
| US20130339967A1 (en) | 2013-12-19 |
| US9740521B2 (en) | 2017-08-22 |
| MX2014015359A (es) | 2015-07-21 |
| KR20150004839A (ko) | 2015-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2549112C2 (ru) | Выполнение вынужденной транзакции | |
| RU2562424C2 (ru) | Сохранение/восстановление выбранных регистров при транзакционной обработке | |
| RU2568324C2 (ru) | Команда на нетранзакционное сохранение | |
| RU2571397C2 (ru) | Блок диагностики транзакций | |
| RU2577487C2 (ru) | Способ и система для управления выполнением внутри вычислительной среды | |
| RU2568923C2 (ru) | Фильтрация программного прерывания в транзакционном выполнении | |
| US10185588B2 (en) | Transaction begin/end instructions | |
| RU2606878C2 (ru) | Обработка транзакций | |
| US9983915B2 (en) | Facilitating transaction completion subsequent to repeated aborts of the transaction | |
| US9400657B2 (en) | Dynamic management of a transaction retry indication | |
| CA2874238C (en) | Selectively controlling instruction execution in transactional processing | |
| EP2862081B1 (en) | Transactional execution branch indications |