RU2480918C1 - Adaptive coder of 3d dimension hypercode - Google Patents
Adaptive coder of 3d dimension hypercode Download PDFInfo
- Publication number
- RU2480918C1 RU2480918C1 RU2011146949/08A RU2011146949A RU2480918C1 RU 2480918 C1 RU2480918 C1 RU 2480918C1 RU 2011146949/08 A RU2011146949/08 A RU 2011146949/08A RU 2011146949 A RU2011146949 A RU 2011146949A RU 2480918 C1 RU2480918 C1 RU 2480918C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- checks
- counter
- distributor
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Description
Изобретение относится к технике связи и может использоваться при проектировании новых и модернизации существующих систем передачи дискретной информации.The invention relates to communication technology and can be used in the design of new and modernization of existing discrete information transmission systems.
Известны устройства формирования кодов-произведений (см. Р.Морелос-Сарагоса. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение. М.: Техносфера, 2005, с.183, …, 191; а также Питерсон У. Коды, исправляющие ошибки. / У.Питерсон, Э.Уэлдон; пер. с англ. / Под редакцией Р.Л.Добрушина и С.Н.Самойленко. - М.: Мир, 1976. - 594 с.; а также Форни Д. Каскадные коды. / Д.Форни. - М.: Мир, 1970. - 207 с.).Known devices for generating code-works (see R. Morelos-Zaragoza. The art of noise-resistant coding. Methods, algorithms, application. M: Technosphere, 2005, p.183, ..., 191; as well as Peterson W. Codes for correcting errors. / W. Peterson, E. Weldon; translated from English / Edited by R.L.Dobrushin and S.N. Samoilenko. - M .: Mir, 1976. - 594 p .; and Forney D. Cascading codes. / D. Forney. - M.: Mir, 1970 .-- 207 p.).
Кроме того, известны методы использования гиперкодов (см. Hunt A., "Hyper-Codes: High-Performance Low-Complexity Error-Correcting Codes", Master's Thesis, Carleton University, Ottawa, Canada, defended March 25, 1998; a также Hunt A., Crozier S., Falconer D., "Hyper-Codes: High-performance Low-Complexity Error-Correcting Codes", 19-th Biennial Symposium on Communications, Kingston, Ontario, Canada, pp.263-267, May 31 - June 3, 1998).In addition, methods for using hypercodes are known (see Hunt A., "Hyper-Codes: High-Performance Low-Complexity Error-Correcting Codes", Master's Thesis, Carleton University, Ottawa, Canada, defended March 25, 1998; as well as Hunt A., Crozier S., Falconer D., "Hyper-Codes: High-performance Low-Complexity Error-Correcting Codes", 19th Biennial Symposium on Communications, Kingston, Ontario, Canada, pp. 263-267, May 31 - June 3, 1998).
Наиболее близким устройством такого же назначения является кодер кода-произведения (см. Р.Морелос-Сарагоса. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение. М.: Техносфера, 2005, с.183), содержащий последовательно соединенные кодер проверки четности k-разрядной комбинации и счетчик распределитель, (k+1) выход которого подключен к одноименным входам регистра вертикальных проверок, при этом выход регистра вертикальных проверок соединен с входом схемы перфорации символа проверки проверок.The closest device of the same purpose is a product-code encoder (see R. Morelos-Zaragoza. The art of noise-resistant coding. Methods, algorithms, application. M .: Technosphere, 2005, p. 183), containing k- bit combination and counter distributor, (k + 1) the output of which is connected to the same inputs of the vertical check register, while the output of the vertical check register is connected to the input of the perforation circuit of the check check symbol.
К недостаткам работы аналогов, в том числе и прототипа, предлагаемой системы следует отнести негативное влияние избыточности, не только сформированной за счет проверки проверочных разрядов, но и той избыточности, в которой нет необходимости при хорошем состоянии канала связи. Неизменяемые параметры вводимой в код кодером избыточности приводят к увеличению длины кодового вектора и, как следствие, к потерям скорости передачи данных. Для каналов с переменными параметрами подобный подход не пригоден, и, как правило, задача повышения достоверности в таких системах решается с помощью адаптивных кодеков.The disadvantages of the work of analogues, including the prototype, of the proposed system include the negative impact of redundancy, not only formed by checking the check bits, but also that redundancy, which is not necessary when the communication channel is in good condition. The immutable parameters of the redundancy introduced into the code by the encoder lead to an increase in the length of the code vector and, as a result, to loss of data transmission speed. For channels with variable parameters, this approach is not suitable, and, as a rule, the task of increasing the reliability in such systems is solved using adaptive codecs.
Технический результат - повышение достоверности и скорости передачи информации. Для достижения технического результата в адаптивный кодер гиперкода размерности 3D, содержащий блок проверки четности k-разрядной комбинации, первый выход которого подключен к входу счетчика-распределителя, a (k+1) выход этого счетчика-распределителя подключен к одноименным входам регистра вертикальных проверок, отличающийся тем, что введены буфер входящей информации, счетчик-распределитель на (k+1)2 тактов, сумматор проверок 3D, накопитель проверок 3D, блок выделения запроса и блок управления, при этом выход буфера входящей информации соединен с входом блока проверки четности k-разрядной комбинации, второй выход которого подключен к одноименному входу счетчика-распределителя на (k+1)2 тактов, а первый выход регистра вертикальных проверок подключен к одному входу блока управления, тогда как второй выход регистра вертикальных проверок подключен к первому входу счетчика-распределителя на (k+1)2 тактов и (k+1)2 выходов этого счетчика-распределителя подключены к одноименным входам сумматора проверок 3D и в свою очередь его (k+1)2 выходов подключены к одноименным входам накопителя проверок 3D, выход которого, объединенный с главным выходом счетчика-распределителя на (k+1)2 тактов, подключен к прямому каналу связи, тогда как обратный канал связи подключен к входу блока выделения запроса, первый выход которого соединен с управляющим входом накопителя проверок 3D, а второй выход подключен к другому входу блока управления, выход которого соединен с управляющим входом буфера входящей информации.The technical result is an increase in the reliability and speed of information transfer. To achieve a technical result, an adaptive 3D hypercode encoder containing a k-bit combination parity block, the first output of which is connected to the input of the distribution counter, a (k + 1) the output of this distribution meter is connected to the same inputs of the vertical verification register, which differs by the fact that the input information buffer, the counter-distributor for (k + 1) 2 clocks, the adder of 3D checks, the drive of 3D checks, the block for allocating the request and the control unit are entered, while the output of the input information buffer is connected is connected to the input of the k-bit combination parity checker, the second output of which is connected to the counter-distributor input of the same name for (k + 1) 2 cycles, and the first output of the vertical check register is connected to one input of the control unit, while the second output of the vertical check register connected to the first input of the counter-distributor for (k + 1) 2 clocks and (k + 1) 2 outputs of this counter-distributor are connected to the same inputs of the 3D checks adder and, in turn, its (k + 1) 2 outputs are connected to the same inputs drive check 3D rock, the output of which, combined with the main output of the distribution counter for (k + 1) 2 clocks, is connected to the direct communication channel, while the reverse communication channel is connected to the input of the request highlighting unit, the first output of which is connected to the control input of the 3D test drive and the second output is connected to another input of the control unit, the output of which is connected to the control input of the input information buffer.
Структурная схема адаптивного кодера гиперкода размерности 3D представлена на фиг.1.The block diagram of an adaptive encoder hypercode dimension 3D is presented in figure 1.
Адаптивный кодер гиперкода размерности 3D содержит буфер 1 входящей информации, выход которого подключен к входу блока 2 проверки четности k-разрядной комбинации, при этом первый выход блока 2 проверки четности k-разрядной комбинации соединен с входом счетчика-распределителя 3, а второй выход блока 2 проверки четности k-разрядной комбинации подключен к одноименному входу счетчика-распределителя 5 на (k+1)2 тактов, при этом (k+1) выход счетчика-распределителя 3 подключен к одноименным входам регистра 4 вертикальных проверок, при этом первый выход регистра 4 вертикальных проверок соединен с одним из входов блока 9 управления, тогда как второй выход регистра 4 вертикальных проверок подключен к первому входу счетчика-распределителя 5 на (k+1)2 тактов и (k+1)2 выходов счетчика-распределителя 5 на (k+1)2 тактов подключены к одноименным входам сумматора 6 проверок 3D, при этом в свою очередь (k+1)2 выходов сумматора 6 проверок 3D подключены к одноименным входам накопителя 7 проверок 3D, выход которого, объединенный с главным выходом счетчика-распределителя 5 на (k+1)2 тактов, подключен к прямому каналу связи, тогда как обратный канал связи подключен к входу блока 8 выделения запроса, первый вход которого соединен с управляющим входом накопителя 7 проверок 3D, а второй выход подключен к другому входу блока 9 управления, выход которого соединен с управляющим входом буфера 1 входящей информации.The adaptive 3D hypercode encoder contains an input information buffer 1, the output of which is connected to the input of the k-bit combination parity check block 2, the first output of the k-bit combination parity check block 2 is connected to the input of the distribution counter 3, and the second output of block 2 the parity check of the k-bit combination is connected to the same input of the counter-distributor 5 for (k + 1) 2 cycles, while (k + 1) the output of the counter-distributor 3 is connected to the same inputs of the register 4 vertical checks, with the first output p the vertical check register 4 is connected to one of the inputs of the control unit 9, while the second output of the vertical check register 4 is connected to the first input of the distribution meter 5 for (k + 1) 2 clock cycles and (k + 1) 2 outputs of the distribution meter 5 for (k + 1) 2 clocks are connected to the same inputs of the adder of 6 3D checks, while in turn (k + 1) 2 outputs of the adder of 6 3D checks are connected to the same inputs of the drive 7 3D checks, the output of which, combined with the main output of the counter, the distributor 5 on the (k + 1) clock cycles 2, connected to the forward channel svya and, while the reverse link is connected to the input request allocation unit 8, the first input of which is connected to a control input 7 3D inspection drive, and a second output connected to another input of the control unit 9, whose output is connected to a control input buffer 1 input information.
Назначения отдельных блоков адаптивного кодера и их совместная работа рассматриваются на примере обработки комбинаций с k=3.The assignments of the individual blocks of the adaptive encoder and their joint work are considered by the example of processing combinations with k = 3.
Буфер 1 входящей информации предназначен для регулирования потока последовательности информационных символов и служит для обеспечения согласованной работы элементов адаптивного кодера. Вход этого блока является информационным входом устройства, а управляющий вход буфера 1 входящей информации обеспечивает регулирование входящего информационного потока символов. Управляющий вход буфера 1 входящей информации подключен к выходу блока 9 управления, при этом буфера 1 входящей информации соединен с входом блока 2 проверки четности k-разрядной комбинации. Буфер 1 входящей информации имеет три режима работы. В первом режиме буфер 1 входящей информации принимает поток данных от источника информации, выделяет k-разрядные комбинации информационных символов и передает их в блок 2 проверки четности k-разрядной комбинации. Во втором режиме буфер 1 входящей информации осуществляет задержку и накопление потока данных от источника информации на время, равное k тактам. В третьем режиме буфер 1 входящей информации задерживает и накапливает входящий поток информации на время, равное (k+1)2 тактов.The input information buffer 1 is intended to control the flow of a sequence of information symbols and serves to ensure the coordinated operation of adaptive encoder elements. The input of this block is the information input of the device, and the control input of the input information buffer 1 provides control of the input information symbol stream. The control input of the input information buffer 1 is connected to the output of the control unit 9, while the input information buffer 1 is connected to the input of the k-bit combination parity block 2. The input buffer 1 has three operating modes. In the first mode, the input information buffer 1 receives a data stream from the information source, selects k-bit combinations of information symbols, and transfers them to the parity block 2 of the k-bit combination. In the second mode, the input information buffer 1 delays and accumulates the data stream from the information source for a time equal to k clock cycles. In the third mode, the buffer 1 of the incoming information delays and accumulates the incoming stream of information for a time equal to (k + 1) 2 clock cycles.
Блок 2 проверки четности k-разрядной комбинации предназначен для выполнения проверки четности в группе k двоичных символов, поступающих с выхода буфера 1 входящей информации. После выполнения процедуры проверки четности комбинация в (k+1) символ в последовательном коде поступает одновременно на первый и второй выходы блока 2 проверки четности k-разрядной комбинации. При этом первый выход подключен к входу счетчика-распределителя 3, а второй выход блока 2 проверки четности k-разрядной комбинации подключен ко второму входу счетчика-распределителя 5 на (k+1)2 тактов. Информация, передаваемая через второй выход блока 2 проверки четности k-разрядной комбинации без изменений и задержек, передается через блок 5 в прямой канал связи.Block 2, the parity check k-bit combination is designed to perform a parity check in a group of k binary characters coming from the output buffer 1 of the incoming information. After completing the parity check procedure, the combination in the (k + 1) symbol in the serial code is supplied simultaneously to the first and second outputs of the parity check block 2 of the k-bit combination. In this case, the first output is connected to the input of the counter-distributor 3, and the second output of the parity block 2 of the k-bit combination is connected to the second input of the counter-distributor 5 for (k + 1) 2 clock cycles. Information transmitted through the second output of the k-bit combination parity block 2 without changes and delays is transmitted through block 5 to the direct communication channel.
Счетчик-распределитель 3 предназначен для распределения значений (k+1) разрядной комбинации по (k+1) сумматорам, при передаче ровно (k+1)-й комбинаций сумматоры определяют четность информационных и проверочных символов на одноименных позициях этих комбинаций. Состояние сумматоров после обработки k комбинаций соответствует проверкам на четность по вертикали в традиционной системе двух кодов произведений. Для получения подобных проверок счетчик-распределитель 3 связан с регистром 4 вертикальных проверок ровно (k+1) выходами.Counter-distributor 3 is designed to distribute the values of (k + 1) bit combinations over (k + 1) adders, when transmitting exactly (k + 1) -th combinations, the adders determine the parity of information and check symbols at the same positions of these combinations. The state of the adders after processing k combinations corresponds to vertical parity checks in the traditional system of two product codes. To obtain such checks, the counter-distributor 3 is connected to the register 4 of vertical checks exactly (k + 1) outputs.
Регистр 4 вертикальных проверок предназначен для фиксации через каждые k×(k+1) тактов работы адаптивного кодера проверок четности по вертикали. Этот блок имеет 2 выхода. Первый выход предназначен для передачи сигнала управления в блок 9 управления, который блокирует выход буфера 1 входящей информации на (k+1) такт (режим 2). За время блокировки буфера 1 входящей информации регистр 4 вертикальных проверок через второй выход и первый вход счетчика-распределителя 5 на (k+1)2 тактов передает проверочные символы по вертикали в прямой канал связи.Register 4 vertical checks is designed to record every k × (k + 1) clock cycles of the adaptive encoder for vertical parity checks. This unit has 2 outputs. The first output is designed to transmit a control signal to the control unit 9, which blocks the output of the buffer 1 of the incoming information for (k + 1) clock (mode 2). During the blocking of the input information buffer 1, the vertical check register 4 through the second output and the first input of the distribution counter 5 for (k + 1) 2 clock cycles transmits the check symbols vertically to the direct communication channel.
Счетчик-распределитель 5 на (k+1)2 тактов предназначен для трансляции (k+1)2 разрядной комбинации, получаемой с первого или со второго входов через главный выход в прямой канал связи, а также для распределения значений этой последовательности по (k+1)2 сумматорам. При передаче (k+1) комбинаций сумматоры определяют четность информационных и проверочных символов на одноименных позициях в этих комбинациях. Состояние сумматоров после обработки k комбинаций соответствует проверкам на четность размерности 3D в системе гиперкода. Для получения подобных проверок счетчик-распределитель 5 на (k+1)2 тактов связан с сумматором 6 проверок 3D (k+1)2 параллельными выходами.The counter-distributor 5 for (k + 1) 2 clocks is designed to broadcast (k + 1) 2 bit combinations received from the first or second inputs through the main output into a direct communication channel, as well as to distribute the values of this sequence over (k + 1) 2 adders. When transmitting (k + 1) combinations, the adders determine the parity of information and verification symbols at the same positions in these combinations. The state of the adders after processing k combinations corresponds to checks for the parity of the 3D dimension in the hypercode system. To obtain such checks, the counter-distributor 5 on (k + 1) 2 clocks is connected to the adder of 6 checks 3D (k + 1) 2 parallel outputs.
Сумматор 6 проверок 3D предназначен для суммирования и фиксации по завершении k×(k+1)2 тактов работы кодера окончательного итога проверок четности размерности 3D. Этот блок имеет (k+1)2 выходов, занумерованных от 1 до (k+1)2, подключенных к одноименным входам накопителя 7 проверок 3D. После сброса информации из сумматора 6 проверок 3D в накопитель 7 проверок 3D сумматор 6 проверок 3D готов к обработке очередной последовательности битов.The adder of 6 3D checks is intended for summing and fixing upon completion of k × (k + 1) 2 clock cycles of the encoder the final result of the parity checks of 3D dimensionality. This block has (k + 1) 2 outputs, numbered from 1 to (k + 1) 2 , connected to the drive's same inputs as 7 3D checks. After resetting the information from the adder of 6 3D checks to the drive of 7 checks, the 3D adder of 6 3D checks is ready to process the next sequence of bits.
Накопитель 7 проверок 3D предназначен для хранения символов проверки размерности 3D и передачи их последовательным кодом в прямой канал связи только в случае поступления запроса по каналу обратной связи. Накопитель 7 проверок 3D имеет (k+1)2 входов и один управляющий вход. Управляющий вход подключен к первому выходу блока 8 выделения запроса. Выход накопителя 7 проверок 3D объединен с главным выходом счетчика-распределителя 5 на (k+1)2 тактов и подключен к прямому каналу связи. Если через установленное число тактов работы кодера после передачи кодового слова запроса на передачу дополнительной избыточности не поступило, накопитель 7 проверок 3D обнуляет накопитель проверок 3D, относящихся к переданному кодовому слову. Число установленных тактов работы кодера является переменным и зависит от параметров обратного канала связи. Процесс обнуления накопителя носит циклический характер.The drive 7 checks 3D is designed to store 3D dimensional verification symbols and transmit them with a serial code in a direct communication channel only if a request is received via the feedback channel. The drive 7 checks 3D has (k + 1) 2 inputs and one control input. The control input is connected to the first output of the request allocation unit 8. The output of the drive 7 checks 3D is combined with the main output of the counter-distributor 5 for (k + 1) 2 clocks and is connected to a direct communication channel. If, after a set number of clock cycles of the encoder after transmitting the code word, no additional redundancy request has been received, the drive for 3D checks 7 resets the drive for 3D checks related to the transmitted code word. The number of set clock cycles of the encoder is variable and depends on the parameters of the reverse communication channel. The process of resetting the drive is cyclical.
Блок 8 выделения запроса предназначен для выделения комбинации запроса из канала обратной связи и управления передачей дополнительной избыточности из накопителя 7 проверок 3D в прямой канал связи. Данный блок имеет два выхода. Второй выход предназначен для передачи сигнала управления в блок 9 управления, который блокирует выход буфера 1 входящей информации на (k+1)2 такт. В это же время управляющая команда передается по первому выходу на управляющий вход накопителя 7 проверки 3D, который за время блокировки буфера 1 входящей информации передает проверочные символы размерности 3D из накопителя 7 проверки 3D в прямой канал связи.The request extraction unit 8 is intended for extracting a combination of a request from a feedback channel and controlling the transfer of additional redundancy from a drive 7 of 3D checks to a direct communication channel. This unit has two outputs. The second output is designed to transmit a control signal to the control unit 9, which blocks the output of the buffer 1 of the incoming information for (k + 1) 2 clock. At the same time, the control command is transmitted on the first output to the control input of the 3D verification drive 7, which during the blocking of the incoming information buffer 1 transmits 3D dimensional symbols from the 3D verification drive 7 to the direct communication channel.
Блок 9 управления предназначен для управления последовательностями передаваемой информации. Данный блок имеет выход, подключенный к управляющему входу буфера 1 входящей информации. Блок 9 управления имеет два входа. Один из них подключен к первому выходу регистра 4 вертикальных проверок. При поступлении команды с этого выхода блок 9 управления блокирует выход буфера 1 входящей информации на (k+1) такт. Другой вход блока 9 управления подключен к второму выходу блока 8 выделения запроса. При поступлении управляющей команды с этого входа блок 9 управления блокирует выход буфера 1 входящей информации на (k+1)2 такт.The control unit 9 is designed to control the sequences of transmitted information. This block has an output connected to the control input of the buffer 1 of the incoming information. The control unit 9 has two inputs. One of them is connected to the first output of the register 4 vertical checks. Upon receipt of a command from this output, the control unit 9 blocks the output of the buffer 1 of the incoming information for (k + 1) clock. The other input of the control unit 9 is connected to the second output of the request allocation unit 8. Upon receipt of a control command from this input, the control unit 9 blocks the output of the buffer 1 of the incoming information for (k + 1) 2 clock.
Работа адаптивного кодера гиперкода размерности 3D рассматривается на примере передачи информации при k=3.The work of an adaptive hypercode encoder of dimension 3D is considered on the example of information transfer at k = 3.
На вход буфера 1 входящей информации от источника информации поступает некоторая последовательность двоичных символов вида:At the input of the buffer 1 of the incoming information from the information source, a certain sequence of binary symbols of the form:
Пробелы между группами двоичных символов приведены только для удобства анализа работы последующих блоков кодера. Первоначально буфер 1 входящей информации 1 работает в первом режиме. Тогда с выхода буфера 1 входящей информации указанная последовательность посимвольно передается на вход блока 2 проверки четности А-разрядной комбинации, где при поступлении k символов исходной последовательности формируется (k+1) разрядов кода с проверкой четности по горизонтали. В таком случае входная последовательность при записи проверочного разряда слева (показаны жирным курсивом) приобретает вид:Spaces between groups of binary characters are provided only for the convenience of analyzing the operation of subsequent encoder blocks. Initially, the buffer 1 of the incoming information 1 operates in the first mode. Then, from the output of the input information buffer 1, the indicated sequence is transmitted character-by-character to the input of the parity check block 2 of the A-bit combination, where (k + 1) bits of the code are formed with horizontal parity when the k characters of the initial sequence arrive. In this case, the input sequence when recording the check digit on the left (shown in bold italics) takes the form:
Полученные таким образом символы последовательным кодом через первый выход блока 2 проверки четности А-разрядной комбинации поступают на вход счетчика-распределителя 3 и одновременно через второй выход блока 2 проверки четности А-разрядной комбинации и второй вход счетчика-распределителя 5 на (k+1)2 тактов в прямой канал связи.The characters thus obtained with a serial code through the first output of the A-bit combination parity check block 2 are input to the counter-distributor 3 and simultaneously through the second output of the A-bit combination parity check block 2 and the second input of the counter-distributor 5 to (k + 1) 2 clocks in a direct communication channel.
Счетчик-распределитель 3 предназначен для распределения значений (k+1) разрядной комбинации по (k+1) сумматорам. При завершении передачи k-й комбинаций сумматоры определяют четность информационных и проверочных символов на одноименных позициях в этих комбинациях. Состояние сумматоров после обработки k комбинаций соответствует проверкам на четность по вертикали в традиционной системе кодов произведений. Для получения подобных проверок счетчик-распределитель 3 связан с регистром 4 вертикальных проверок ровно (k+1) выходами.Counter-distributor 3 is designed to distribute the values of (k + 1) bit combinations by (k + 1) adders. At the end of the transmission of the kth combinations, the adders determine the parity of the information and verification symbols at the same positions in these combinations. The state of adders after processing k combinations corresponds to vertical parity checks in the traditional system of product codes. To obtain such checks, the counter-distributor 3 is connected to the register 4 of vertical checks exactly (k + 1) outputs.
Регистр 4 вертикальных проверок предназначен для фиксации через k×(k+1) тактов работы кодера проверок четности по вертикали. При обработке k комбинаций в регистре вертикальных проверок фиксируется последовательность проверок четности по вертикали для первых k переданных комбинаций.Register 4 vertical checks is intended for fixing through k × (k + 1) clock cycles of the encoder vertical parity. When processing k combinations, the sequence of vertical parity checks for the first k transmitted combinations is recorded in the vertical check register.
При этом формирование проверок четности по вертикали на основе первых k×(k+1) бит можно представить массивом данных вида:At the same time, the formation of vertical parity checks based on the first k × (k + 1) bits can be represented by an array of data of the form:
Указанный массив в регистре 4 вертикальных проверок не формируется. В этом блоке образуется только нижняя строка матрицы: 0011. Для передачи этой строки в канал связи через второй выход регистра 4 вертикальных проверок необходимо задержать входящий поток информационных бит ровно на (k+1) такт. С этой целью через каждые k×(k+1) тактов работы кодера из регистра 4 вертикальных проверок на его первый выход передается сигнала управления на один вход блок 9 управления, который переводит буфер 1 входящей информации во второй режим работы. За время блокировки буфера 1 входящей информации, регистр 4 вертикальных проверок через второй выход и первый вход счетчика-распределителя 5 на (k+1)2 тактов передает проверочные символы по вертикали (в нашем примере 0011) в прямой канал связи.The specified array in the register of 4 vertical checks is not formed. Only the bottom row of the matrix is formed in this block: 0011. To transfer this row to the communication channel through the second output of the register of 4 vertical checks, it is necessary to delay the incoming stream of information bits exactly (k + 1) clock cycle. To this end, after every k × (k + 1) clock cycles of the encoder, from the register 4 of vertical checks, a control signal is transmitted to its first output from the control unit 9, which transfers the buffer 1 of the incoming information to the second operating mode. During the blocking of the buffer 1 of the incoming information, the register 4 of vertical checks through the second output and the first input of the distribution counter 5 for (k + 1) 2 clock cycles transmits the check symbols vertically (in our example 0011) to the direct communication channel.
Таким образом, поочередно через второй и первый входы счетчика-распределителя 5 на (k+1)2 тактов и его главный выход в прямой канал связи транслируется последовательность:Thus, alternately through the second and first inputs of the counter-distributor 5 to (k + 1) 2 clocks and its main output into the direct communication channel, the sequence is transmitted:
Разрывы между группами символов показаны только для удобства восприятия текста и в реальной системе они отсутствуют. Эту последовательность образно можно представить в виде трех массивов (матриц), каждый из которых назовем слоем гиперкода размерности 3D:Gaps between groups of characters are shown only for the convenience of perception of the text and in the real system they are absent. This sequence can be figuratively represented in the form of three arrays (matrices), each of which will be called a hypercode layer of dimension 3D:
Продвигаясь по счетчику-распределителю 5 на (k+1)2 тактов, передаваемая последовательность подвергается анализу, в ходе которого символы из каждого слоя с номерами xij оцениваются сумматором 6 проверок 3D. Также в счетчике на (k+1)2 тактов символы новой последовательности распределяются по (k+1)2 сумматорам. При передаче k слоев сумматоры определяют четность информационных и проверочных символов на одноименных позициях в этих комбинациях. Состояние сумматоров после обработки k слоев соответствует проверкам на четность 3D в системе гиперкода. Для получения подобных проверок счетчик-распределитель 5 на (k+1)2 тактов связан с сумматором 6 проверок 3D (k+1)2 выходами.Moving along the distribution counter 5 for (k + 1) 2 clocks, the transmitted sequence is analyzed, during which the symbols from each layer with numbers x ij are evaluated by the adder of 6 3D checks. Also, in the counter for (k + 1) 2 clocks, the symbols of the new sequence are distributed among (k + 1) 2 adders. When transmitting k layers, the adders determine the parity of information and verification symbols at the same positions in these combinations. The state of adders after processing k layers corresponds to 3D parity checks in the hypercode system. To obtain such checks, the counter-distributor 5 on (k + 1) 2 clocks is connected to the adder of 6 checks 3D (k + 1) 2 outputs.
Сумматор 6 проверок 3D предназначен для фиксации через k×(k+1)2 тактов проверок четности 3D. Сумматор 6 проверок 3D имеет (k+1)2 выходов, занумерованных от 1 до (k+1)2 и подключенных к входам накопителя 7 проверок 3D. Проверка четности 3D представляет собой (k+1) слой гиперкода, который можно представить в виде матрицы:The adder of 6 3D checks is intended for fixing through k × (k + 1) 2 clock ticks of 3D parity. The adder of 6 3D checks has (k + 1) 2 outputs, numbered from 1 to (k + 1) 2 and connected to the drive inputs 7 3D checks. 3D Parity Check is a (k + 1) hypercode layer that can be represented as a matrix:
Этот слой не передается в канал связи без специальной команды.This layer is not transmitted to the communication channel without a special command.
Накопитель 7 проверок 3D предназначен для сохранения символов проверки 3D и передачи их последовательным кодом в прямой канал связи только при поступлении запроса. Данный блок имеет (k+1)2 входов и 1 управляющий вход. Управляющий вход подключен к первому выходу блока 8 выделения запроса. Выход накопителя 7 проверок 3D объединен с главным выходом счетчика-распределителя 5 на (k+1)2 тактов и подключен к прямому каналу связи. При поступлении сигнала запроса из блока 8 выделения запроса в накопитель 7 проверок 3D через второй выход блока выделения запроса 8 и другой вход блока 9 управления подается команда в буфер 1 входящей информации о переводе кодера в режим три.The drive of 7 3D checks is intended for storing 3D verification symbols and transferring them with a serial code to a direct communication channel only upon receipt of a request. This unit has (k + 1) 2 inputs and 1 control input. The control input is connected to the first output of the request allocation unit 8. The output of the drive 7 checks 3D is combined with the main output of the counter-distributor 5 for (k + 1) 2 clocks and is connected to a direct communication channel. Upon receipt of the request signal from the block 8 allocation request in the drive 7 checks 3D through the second output of the block selection request 8 and the other input of the control unit 9 sends a command to the buffer 1 of the incoming information about the transfer of the encoder to mode three.
Таким образом, основная скорость представленного в примере кода R=0,56. При необходимости передачи добавленной по запросу избыточности скорость кода принимает значение R=0,42. Представленная конструкция кодера способствует поддержанию синхронизации кодера и декодера системы обмена данными, поскольку добавляемая избыточность в точности соответствует одному слою данных и требует специальных указателей для выделения добавленной избыточности.Thus, the main speed of the code presented in the example is R = 0.56. If it is necessary to transmit redundancy added upon request, the code rate takes the value R = 0.42. The presented design of the encoder helps maintain the synchronization of the encoder and decoder of the data exchange system, since the added redundancy exactly corresponds to one data layer and requires special pointers to highlight the added redundancy.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011146949/08A RU2480918C1 (en) | 2011-11-18 | 2011-11-18 | Adaptive coder of 3d dimension hypercode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011146949/08A RU2480918C1 (en) | 2011-11-18 | 2011-11-18 | Adaptive coder of 3d dimension hypercode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2480918C1 true RU2480918C1 (en) | 2013-04-27 |
Family
ID=49153293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011146949/08A RU2480918C1 (en) | 2011-11-18 | 2011-11-18 | Adaptive coder of 3d dimension hypercode |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2480918C1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369652A (en) * | 1993-06-14 | 1994-11-29 | International Business Machines Corporation | Error detection and correction having one data format recordable on record media using a diverse number of concurrently recorded tracks |
| US6154489A (en) * | 1998-03-30 | 2000-11-28 | Motorola, Inc. | Adaptive-rate coded digital image transmission |
| FR2850500A1 (en) * | 2003-01-28 | 2004-07-30 | Canon Kk | Method and device for computing syndrome, in particular for hyperelliptic codes, by use of parity-check matrix and transposed code word |
| EP1443725A1 (en) * | 2003-02-03 | 2004-08-04 | Urmet Sistemi S.p.a. | Method and apparatus for encoding and decoding trellis modulated data with hyper-cubic constellations |
| RU2008122352A (en) * | 2005-11-04 | 2009-12-20 | Телефонактиеболагет ЛМ Эрикссон (пабл) (SE) | METHOD AND TRANSMISSION MODULE FOR ADAPTIVE CODING, MODULATION AND TRANSMISSION OF INFORMATION WORDS IN A WIRELESS COMMUNICATION SYSTEM |
| RU2426227C2 (en) * | 2006-11-14 | 2011-08-10 | Квэлкомм Инкорпорейтед | Encoding variable-length codes with efficient memory usage |
-
2011
- 2011-11-18 RU RU2011146949/08A patent/RU2480918C1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369652A (en) * | 1993-06-14 | 1994-11-29 | International Business Machines Corporation | Error detection and correction having one data format recordable on record media using a diverse number of concurrently recorded tracks |
| US6154489A (en) * | 1998-03-30 | 2000-11-28 | Motorola, Inc. | Adaptive-rate coded digital image transmission |
| FR2850500A1 (en) * | 2003-01-28 | 2004-07-30 | Canon Kk | Method and device for computing syndrome, in particular for hyperelliptic codes, by use of parity-check matrix and transposed code word |
| EP1443725A1 (en) * | 2003-02-03 | 2004-08-04 | Urmet Sistemi S.p.a. | Method and apparatus for encoding and decoding trellis modulated data with hyper-cubic constellations |
| RU2008122352A (en) * | 2005-11-04 | 2009-12-20 | Телефонактиеболагет ЛМ Эрикссон (пабл) (SE) | METHOD AND TRANSMISSION MODULE FOR ADAPTIVE CODING, MODULATION AND TRANSMISSION OF INFORMATION WORDS IN A WIRELESS COMMUNICATION SYSTEM |
| RU2426227C2 (en) * | 2006-11-14 | 2011-08-10 | Квэлкомм Инкорпорейтед | Encoding variable-length codes with efficient memory usage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8095846B2 (en) | Data coding apparatus and methods | |
| US6519732B1 (en) | Error-correcting encoding apparatus | |
| US3745526A (en) | Shift register error correcting system | |
| RU2679732C1 (en) | Method and device for matching transmission rate | |
| US9143276B2 (en) | Nested CRC (cyclic redundancy check) code generation method and device for data transmission error control | |
| WO2015071622A1 (en) | Coding and decoding methods and apparatus | |
| WO2001093428A2 (en) | Product code based forward error correction system | |
| CN1513135A (en) | FIFO buffer that can read and/or write a selectable number of data words per bus cycle | |
| KR20190111991A (en) | Method and apparatus for processing rate matching of polar code | |
| US20090094507A1 (en) | Code error detector and error detecting code generator | |
| US8924829B2 (en) | Device and method for turbo-encoding a block of data | |
| CN109728853B (en) | Data processing method, device and storage medium | |
| RU2480918C1 (en) | Adaptive coder of 3d dimension hypercode | |
| US3381273A (en) | Transmission system | |
| CN107306140A (en) | A kind of GEL codeword structures coding and method, device and the relevant device of decoding | |
| CN106506010B (en) | A kind of LDPC encoder compatible based on DVB-S2 standard multi code Rate of Chinese character | |
| US7546516B2 (en) | System and method for forward error correction | |
| EP2621121A2 (en) | Supercharged codes | |
| CN102468902A (en) | Method for Turbo coding of rate match/de-rate match in LTE (long term evolution) system | |
| RU2251210C1 (en) | Noise-immune cyclic code codec | |
| US9000959B2 (en) | Turbo encoder apparatus | |
| US5280484A (en) | Time-division multiplex communication system with a synchronizing circuit at the receiving end which responds to the coding of words inserted in the transmitted information | |
| CN113821370A (en) | High-speed CRC (cyclic redundancy check) generation method and device for data transmission error check | |
| RU2621181C1 (en) | Cycle synchronization method with dynamic addressing recipient | |
| US20100153826A1 (en) | Apparatus and method for tail biting convolutional encoding |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20131119 |