RU24588U1 - Ассоциативное запоминающее устройство - Google Patents
Ассоциативное запоминающее устройство Download PDFInfo
- Publication number
- RU24588U1 RU24588U1 RU2002106630/20U RU2002106630U RU24588U1 RU 24588 U1 RU24588 U1 RU 24588U1 RU 2002106630/20 U RU2002106630/20 U RU 2002106630/20U RU 2002106630 U RU2002106630 U RU 2002106630U RU 24588 U1 RU24588 U1 RU 24588U1
- Authority
- RU
- Russia
- Prior art keywords
- group
- information
- register
- inputs
- outputs
- Prior art date
Links
Landscapes
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
Ассоциативное запоминающее устройство.
Полезная модель относится к вычислительной технике и может быть использована для повышения надежности компьютера.
Аналогом полезной модели является устройство состоящее из ассоциативного накопителя АН разрядностью m х п, соединенного входом с выходом селектора адреса и дешифратора и выходом регистра маски, и выходом с выходным регистром и памятью фиксации реакций, регистра аргумента поиска FLAj соединенного выходом со входом регистра маски, регистра маски MJ соединенного входом с регистром аргумента поиска и выходом с входом ассоциативного накопителя, памяти фиксации реакций соединенной входом с выходом ассоциативного накопителя, выходом с анализатором многократного совпадения, анализатора многократного совпадения, соединенного выходом с шифратором, и входом с памятью фиксации реакций, шифратора, соединенного входом с выходом анализатора многократных совпадений и выходом с входом селектора адреса и дешифратора, селектора адреса и дешифратора, соединенного входом с
МПК:О11 С 15/00
шифратором и выходом с ассоциативным накопителем, и выходной регистр Bj соединенный входом с выходом ассоциативного накопителя и выходом с внешними устройствами (см, например,1).
В известном устройстве отсутствует контроль на соответствие выбранной информации критерию поиска.
Наиболее близким аналогом-прототипом является ассоциативное запоминающее устройство, содержащее четыре регистра, блок памяти, схему сравнения и функциональную схему, причем первый и второй регистры группами
информационных входов, а третий регистр первой группой информационных входов одновременно соединены с группой информационных входов устройства, группы информационных выходов первого, второго и третьего регистров подключены соответственно к первой, второй и третьей группам информационных входов блока памяти, первой и второй группами информационных выходов соединенного соответственно со второй группой информационных входов третьего регистра и с первой группой информационных входов схемы сравнения, группой информационных выходов подключенной к группе соответствующих входов четвертого регистра, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов первого и второго регистров, при этом вторая группа информационных выходов третьего регистра подключена к группе информационных выходов устройства и
функциональная схема группой информационных входов подключена к группе информационных выходов четвертого регистра, а группой информационных выходом с выходом устройства (см, например,1).
В этом ассоциативном устройстве также отсутствует контроль на соответствие выбранных данных критерию поиска.
Сущность изобретения состоит в том, что в ассоциативное запоминающее устройство, содержащее четыре регистра, блок памяти и схему сравнения, причем первый и второй регистры группами информационных входов, а третий регистр первой группой информационных входов одновременно соединены с группой информационных входов устройства, группа информационных выходов третьего регистра подключена к группе информационных входов блока памяти, первой и второй группами информационных выходов соединенного соответственно со второй группой информационных входов третьего регистра и с первой группой информационных входов схемы сравнения, группой информационных выходов подключенной к группе соответствующих входов четвертого регистра, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов первого и второго регистров, при этом вторая фуппа информационных выходов третьего регистра и группа информационных выходов четвертого регистра подключены соответственно к первой и второй группам информационных выходов устройства, введен блок контроля,
первой группой информационных входов подключенный ко второй группе информационных выходов первого регистра, второй группой информационных входов соединенный со второй группой информационных выходов второго регистра, третьей группой информационных входов подключенный к третьей группе выходов третьего регистра, а выходом соединенный с управляющим выходом устройства.
При таком выполнении ассоциативного запоминающего устройства обеспечивается возможность контроля на соответствие выбранных записей из запоминающего массива и информации, хранящейся в первом и втором регистрах, на основании которой производилась выборка.
На фиг 1 представлена функциональная блок-схема устройства, а на фиг 2 приведена структурная схема блока контроля.
Ассоциативное запоминающие устройство содержит регистры 1, 2, 3 и 4 параллельного приема и выдачи информации (см, например, 2). Регистры 1, 2 и 3 содержат по m (m-1, ..., М+1) разрядов, где М - разрядность запоминаемого слова, регистр 4 п (, ..., N) разрядов, где N - количество слов, хранимых в устройстве. Регистр 1 предназначен для хранения маски (типа трафарета), указывающей разряды, принимающие участие в ассоциативном поиске, регистр 2 - для хранения ассоциативного признака, по которому производится ассоциативный поиск, регистр 3 является буферным между
запоминающим устройством и внешними шинами данных, в регистре 4 хранится информация о вычисленных записях. Блок 5 памяти выполнен в виде адресного запоминаюшего устройства (см, например, 2) разрядностью m х п и предназначен для хранения информации.
Кроме того, ассоциативное запоминаюшие устройство содержит схему 6 вычисления адреса на основании данных, полученных из блока памяти и регистров 1 и 2 определяет адреса, где находится искомая информация, и заносит их в регистр 4, и блок 7 контроля, функционирующий на основании поступающих в него по группе информационных входов данных, поступающих из регистров 1, 2, и 4, причем регистры 1 и 2 группами информационных входов, а регистр 3 первой группой информационных входов одновременно соединены с группой информационных входов устройства. Группа информационных выходов регистра 3 подключена к группе информационных входов блока 5 памяти, первой и второй группами информационных выходов соединенного соответственно со второй группой информационных входов регистра 3 и с первой группой информационных входов схемы 6 вычисления адреса, группой информационных выходов подключенной к группе соответствующих входов регистра 4, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов регистров 1 и 2. При этом вторая группа информационных выходов регистра 3 подключена к группе информационных выходов устройства.
Блок 7 контроля первой группой информационных входов подключен ко второй группе выходов регистра 1, второй группой информационных входов подключен ко второй группе информационных выходов регистра 2, третьей группой информационных входов подключен к третьей группе информационных выходов регистра 3, а выходом подключен к управляющему выходу устройства.
Схема 7 контроля состоит из М модулей 8 «исключающее ИЛИ (см, например, 3) первыми входами соединенных с соответствующими от 1.1 по l.m+1 входами первой группы информационных входов схемы 7 контроля, вторыми входами соединенных с соответствующими от 3.1 по З.т входами третьей группы информационных входов схемы 7 контроля, а выходами соединенных с первым входом соответствующего элемента 9 «И, вторым входом подключенного к соответствующим от 2.1 по 2.т входами второй группы информационных входов схемы 7 контроля и выходом соединенного с соответствующим входом элемента 10 «ИЛИ, своим выходом подключенного к выходу схемы 7 контроля.
Ассоциативное запоминающее устройство (далее - АЗУ) функционирует в составе вычислительного комплекса (на фигуре не показан).
АЗУ работает следующим образом.
При считывании информация из ячейки памяти запоминающего устройства попадает в буферный регистр. Схема контроля поразрядно сравнивает информацию, полученную из
буферного регистра с информацией, содержащейся в регистре маски и регистре ассоциативного признака. Если информация, содержащаяся в т-ном разряде буферного регистра отличается от информации, содержащейся в т-ном разряде регистра ассоциативного признака, то на выходе логического элемента 8 «исключающие ИЛИ формируется сигнал логической 1. Далее сигнал поступает на вход логического элемента «И 9. Если тный разряд замаскирован, то на выходе элемента 9 формируется логическая 1, которая поступает на вход логического элемента 10 «ИЛИ. Если хотя бы на один из входов элемента 10 поступает логическая 1, то на выходе также формируется логическая 1, поступающая на управляющий выход устройства и сообщающая о том, что выбранная информация не соответствует критериям поиска.
1.Каган Б.М. «Электронные вычислительные машины и системы. Москва, Энергоатомиздат, 1991г. стр. 106-108.
2.Огнев И. В., Борисов В. В. «Ассоциативные среды. Москва, «Радио и связь, 2000 г., стр. 58-62.
3.Справочник «Цифровые интегральные микросхемы, Москва, «Радио и связь, 1994 г., стр. 31, 32.
Литература.
Claims (1)
- Ассоциативное запоминающее устройство, содержащее четыре регистра, блок памяти и схему сравнения, причем первый и второй регистры группами информационных входов, а третий регистр первой группой информационных входов одновременно соединены с группой информационных входов устройства, группа информационных выходов третьего регистра подключена к группе информационных входов блока памяти, первый и второй группами информационных выходов соединенного соответственно со второй группой информационных входов третьего регистра и с первой группой информационных входов схемы сравнения, группой информационных выходов подключенной к группе соответствующих входов четвертого регистра, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов первого и второго регистров, при этом вторая группа информационных выходов третьего регистра и группа информационных выходов четвертого регистра подключены соответственно к первой и второй группам информационных выходов устройства, отличающееся тем, что в него введен блок контроля, первой группой информационных входов подключенный ко второй группе информационных выходов первого регистра, второй группой информационных входов соединенный со второй группой информационных выходов второго регистра, третьей группой информационных входов подключенный к третьей группе выходов третьего регистра, а выходом соединенный с управляющим выходом устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002106630/20U RU24588U1 (ru) | 2002-03-22 | 2002-03-22 | Ассоциативное запоминающее устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002106630/20U RU24588U1 (ru) | 2002-03-22 | 2002-03-22 | Ассоциативное запоминающее устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU24588U1 true RU24588U1 (ru) | 2002-08-10 |
Family
ID=38164302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2002106630/20U RU24588U1 (ru) | 2002-03-22 | 2002-03-22 | Ассоциативное запоминающее устройство |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU24588U1 (ru) |
-
2002
- 2002-03-22 RU RU2002106630/20U patent/RU24588U1/ru not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7526709B2 (en) | Error detection and correction in a CAM | |
| US5809557A (en) | Memory array comprised of multiple FIFO devices | |
| US4561072A (en) | Memory system handling a plurality of bits as a unit to be processed | |
| US5568443A (en) | Combination dual-port random access memory and multiple first-in-first-out (FIFO) buffer memories | |
| CA2396632A1 (en) | Cam diamond cascade architecture | |
| EP1733300B1 (en) | Improvements relating to orthogonal data memory | |
| CN114356223B (zh) | 存储器的访问方法及装置、芯片、电子设备 | |
| US6259648B1 (en) | Methods and apparatus for implementing pseudo dual port memory | |
| US7610454B2 (en) | Address decoding method and related apparatus by comparing mutually exclusive bit-patterns of addresses | |
| KR950015100A (ko) | 반도체 집적회로장치 | |
| US4679167A (en) | Apparatus for locating a memory module within a memory space | |
| US6735643B2 (en) | Electronic card with dynamic memory allocation management | |
| CA2000145C (en) | Data transfer controller | |
| RU24588U1 (ru) | Ассоциативное запоминающее устройство | |
| US7093084B1 (en) | Memory implementations of shift registers | |
| EP0459703A2 (en) | Content addressable memory | |
| US6640296B2 (en) | Data processing method and device for parallel stride access | |
| EP0626650A1 (en) | Devices, systems and methods for implementing a Kanerva memory | |
| US4559612A (en) | Sorting device for data words | |
| CN115270690B (zh) | 查找空闲存储的装置、方法及芯片 | |
| CN116661703A (zh) | 存储器访问电路及存储器访问方法、集成电路和电子设备 | |
| US9129661B2 (en) | Single port memory that emulates dual port memory | |
| RU2212715C2 (ru) | Ассоциативное запоминающее устройство | |
| SU1430968A1 (ru) | Устройство дл определени показателей надежности объектов | |
| RU9654U1 (ru) | Мультипроцессорная система |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ND1K | Extending utility model patent duration | ||
| MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20100323 |