RU2455712C2 - Способ тестирования оперативных запоминающих устройств - Google Patents
Способ тестирования оперативных запоминающих устройств Download PDFInfo
- Publication number
- RU2455712C2 RU2455712C2 RU2009148253/08A RU2009148253A RU2455712C2 RU 2455712 C2 RU2455712 C2 RU 2455712C2 RU 2009148253/08 A RU2009148253/08 A RU 2009148253/08A RU 2009148253 A RU2009148253 A RU 2009148253A RU 2455712 C2 RU2455712 C2 RU 2455712C2
- Authority
- RU
- Russia
- Prior art keywords
- pseudo
- test
- ram
- random
- numbers
- Prior art date
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении одинаковой и прогнозируемой эффективности обнаружения константных неисправностей и неисправностей, обусловленных информационным взаимовлиянием элементов памяти, в ОЗУ с произвольной организацией. Способ тестирования ОЗУ путем использования Р-разрядного генератора псевдослучайных чисел на основе циклического регистра сдвига с линейной обратной связью и периодом повторения М, структуру которого предварительно определяют на основе системы неравенств, заключающийся в том, что проводят подряд не менее К циклов тестирования, в каждом из которых выполняют, последовательно чередуя, процедуру записи тестовых L-разрядных псевдослучайных чисел во все N ячейки ОЗУ, а затем процедуру чтения из каждой ячейки ОЗУ записанных в них данных и сравнения их с тестовыми псевдослучайными числами, причем для формирования тестовых псевдослучайных чисел сначала в генератор псевдослучайных чисел записывают новое начальное двоичное Р-разрядное число, отличное от нуля, L-разрядов которого позже используют как первое тестовое число, затем последовательно осуществляют (N-1) циклических сдвигов в регистре сдвига с линейной обратной связью и таким образом формируют все N L-разрядные тестовые числа, причем дополнительно вводят операцию селекции, где из подряд формируемых псевдослучайных чисел в качестве тестовых выбирают только те, которые отстоят друг от друга точно на L псевдослучайных чисел. 4 ил.
Description
Изобретение относится к цифровой вычислительной технике и предназначено для решения задачи функционального тестирования статических оперативных запоминающих устройств (ОЗУ) как на стадии их производства, так и на стадии их эксплуатации, например, в микропроцессорных системах.
Наиболее близким по технической сути является способ тестирования ОЗУ, представленный в [1].
Данный способ тестирования ОЗУ заключается в том, что путем использования P-разрядного генератора псевдослучайных чисел на основе циклического регистра сдвига с линейной обратной связью и периодом повторения М, структуру которого предварительно определяют на основе системы неравенств
P≥L, M=(2P-1)≥N, К≥L,
где L - разрядность тестируемого ОЗУ;
N - количество ячеек тестируемого ОЗУ,
проводят подряд не менее К циклов тестирования, в каждом из которых выполняют, последовательно чередуя, процедуру записи тестовых L-разрядных псевдослучайных чисел во все N ячейки ОЗУ, а затем процедуру чтения из каждой ячейки ОЗУ записанных в них данных и сравнения их с тестовыми псевдослучайными числами, причем для формирования тестовых псевдослучайных чисел сначала в генератор псевдослучайных чисел записывают новое начальное двоичное P-разрядное число, отличное от нуля, L-разрядов которого позже используют как первое тестовое число, затем последовательно осуществляют (N-1) циклических сдвигов в регистре сдвига с линейной обратной связью, и таким образом формируют все N L-разрядные тестовые числа.
При данном способе тестирования ОЗУ время тестирования не зависит от разрядности ОЗУ, а также полагается, что вероятность необнаружения ошибки в ОЗУ оценивается величиной Рн=2-К, (К - количество циклов тестирования ОЗУ), если (2P-1)≥N.
Заявленная вероятность необнаружения ошибки данного способа тестирования ОЗУ является некорректной по следующим причинам: не конкретизирован тип ошибки; при увеличении количества циклов тестирования больше величины К≥2P-1 (т.е. больше цикла повторения двоичной псевдослучайной последовательности) может быть оценена лишь устойчивость тестируемого ОЗУ к случайным сбоям, а эффективность обнаружения константных неисправностей в элементах памяти и неисправностей, обусловленных взаимовлиянием данных между элементами памяти, не улучшается по сравнению с той, которая достигается за К=2P-1 циклов тестирования. Известно [2], что необходимое и достаточное условие функционального тестирования ОЗУ может быть достигнуто только в том случае, когда достигается индивидуальная различимость каждого элемента памяти. Под различимостью понимается то, что в каждый отдельный элемент памяти будет записываться отличный от всех других элементов памяти К-разрядный последовательный код, формируемый в них за К циклов тестирования. Обеспечение такой различимости элементов памяти гарантирует обнаружение всех константных неисправностей и максимизирует обнаружение неисправностей, обусловленных информационным взаимовлиянием элементов памяти, так как для произвольно выбранной пары элементов памяти будет обеспечен их «бинарный антагонизм» - одновременно в один из элементов будет записываться 1, а в другой - 0. Применительно к данному способу, различимость элементов памяти должна обеспечиваться за счет того, что проводится K≥L циклов тестирования, каждый из которых начинается с нового псевдослучайного числа. Известно также [3], что чем меньше L величины P, тем чаще в тестируемое ОЗУ будут записываться одинаковые L-разрядные двоичные числа. Это ведет к тому, что в такой ситуации эффективность обнаружения неисправностей, обусловленных информационным взаимовлиянием элементов памяти, еще более снижается, так как доля нулевых значений в отрезках псевдослучайных двоичных последовательностей может существенно отличаться от 0,5.
Недостатком данного способа тестирования ОЗУ является плохо прогнозируемая его эффективность по обнаружению неисправностей, обусловленных информационным взаимовлиянием элементов памяти и неопределенность выбора достаточного количества циклов тестирования в зависимости от организации тестируемого ОЗУ.
Изобретение направлено на обеспечение одинаковой и прогнозируемой эффективности обнаружения константных неисправностей и неисправностей, обусловленных информационным взаимовлиянием элементов памяти, в ОЗУ с произвольной организацией.
Это достигается тем, что структуру циклического регистра сдвига первоначально определяют на основе следующей системы неравенств
M=(2P-1)≥N*L, К≥int[Log2(N*L)+0.5],
где int[X] - целая часть X,
а затем в процедуру генерации тестовых псевдослучайных чисел дополнительно вводят операцию селекции, где из подряд формируемых псевдослучайных чисел в качестве тестовых выбирают только те, которые отстоят друг от друга точно на L псевдослучайных чисел по следующей зависимости
j - номер ячейки ОЗУ,
Hj - номер псевдослучайного числа, записываемого в j-ю ячейку ОЗУ.
На фиг.1 представлен 4-разрядный генератор псевдослучайной двоичной последовательности (т.е. P=4), период повторения которого M=2P-1=15 и который реализован на циклическом регистре сдвига с сумматором по модулю 2 в цепи обратной связи. Порождающий псевдослучайную последовательность полином имеет следующий вид 1+X+X4 и, следовательно, определяет условие подключения к входам сумматора по модулю 2 выходов первого (D1) и четвертого (D4) разрядов циклического регистра сдвига. На этой же фиг.1 показана сама псевдослучайная последовательность в развернутом виде.
На фиг.2 показана последовательность 4-разрядных двоичных псевдослучайных чисел, которая формируется по способу-прототипу в случае тестирования ОЗУ с организацией L=P и N≈2P, т.е. с организацией 16 ячеек памяти по 4 разряда.
На фиг.3 показана последовательность 2-разрядных двоичных псевдослучайных чисел, которая формируется по способу-прототипу в случае тестирования ОЗУ с организацией L=2 и N=8, т.е. с организацией 8 ячеек памяти по 2 разряда.
На фиг.4 показана последовательность 2-разрядных двоичных псевдослучайных чисел, которая формируется по заявляемому способу в случае тестирования ОЗУ с организацией L=2 и N=8, т.е. с организацией 8 ячеек памяти по 2 разряда.
Как видно на фиг.2, при подряд формируемых тестовых и эталонных псевдослучайных чисел по способу-прототипу и при условии, что 2P=N и L=P в одноименных разрядах ОЗУ формируются одни и те же псевдослучайные двоичные последовательности, но сдвинутые относительно друг друга на один или более шагов.
Однако, как видно на фиг.2, между парами элементов памяти, расположенных симметрично главной диагонали (элементы H1D3-H2D4, H1D2-H3D4, H1D1-H4D4), способ-прототип не обеспечивает их «бинарный антагонизм», так как в эти парные элементы записываются одинаковые данные. То же самое наблюдается между элементами памяти, расположенными симметрично относительно всех других диагоналей, параллельных главной диагонали.
Как видно на фиг.3, при подряд формируемых тестовых и эталонных псевдослучайных чисел по способу-прототипу и при условии, что 2P>N и L<P, в одноименных разрядах ОЗУ формируются лишь отрезки одной и той же псевдослучайной двоичной последовательности, но сдвинутые относительно друг друга на один или более шагов. При этом чем меньше L величины Р, тем чаще в тестируемое ОЗУ будут записываться одинаковые двоичные числа.
Как видно на фиг.4, при формировании тестовых и эталонных псевдослучайных чисел по заявляемому способу, они отстоят друг от друга на L=2 псевдослучайных чисел. Необходимо выполнение условия L*N≤2P-1. Тогда при такой записи псевдослучайных чисел в последовательные ячейки ОЗУ в них будет записана используемая псевдослучайная двоичная последовательность. Это видно на фиг.4, при следующем порядке обхода двоичных элементов: (H1D4), (H1D3), (H3D4), (H3D3), (H5D4), (H5D3), (H7D4), (H7D3), (H9D4), (H9D3), (H11D4), (H11D3), (H13D4), (H13D3), (H15D4), (H15D3). Данный порядок формирования тестовых и эталонных псевдослучайных чисел гарантирует максимизацию эффективности обнаружения всех константных неисправностей и неисправностей, обусловленных информационным взаимовлиянием элементов памяти в многоразрядном ОЗУ с произвольной организацией за К=int[Log2(N*L)+0.5] полных циклов тестирования. Для этого достаточно удовлетворить условие L*N≤2P-1, где N - количество ячеек памяти ОЗУ, а P - степень полинома, порождающего псевдослучайную последовательность.
Техническим результатом от использования заявляемого изобретения является обеспечение одинаковой и прогнозируемой эффективности обнаружения константных неисправностей и неисправностей, обусловленных информационным взаимовлиянием элементов памяти, в ОЗУ с произвольной организацией за К=int[Log2(N*L)+0.5] полных циклов тестирования при выполнении условия L*N≤2P-1, где N - количество ячеек памяти ОЗУ, а P - степень полинома, порождающего псевдослучайную последовательность.
Источники информации:
1. Владимирский М.М. Тестирование ОЗУ с помощью псевдослучайной двоичной последовательности. «Микропроцессорные средства и системы», №4, 1990. - С.91-92.
2. Акинина Ю.С., Тюрин СВ. Об одном подходе к формализации понятий «необходимость» и «достаточность» функциональных тестов ОЗУ // Вестник ВГТУ. Научно-технический журнал. Выпуск 8.1 Воронеж, 2001 г. - С.50-52.
3. Мухачев Л.Ф., Попова В.И., Тюрин С.В. Генератор пуассоновского потока импульсов // Приборы и техника эксперимента, №2, 1984. - С.106-108.
Claims (1)
- Способ тестирования ОЗУ путем использования Р-разрядного генератора псевдослучайных чисел на основе циклического регистра сдвига с линейной обратной связью и периодом повторения М, структуру которого предварительно определяют на основе системы неравенств
Р≥L, М=(2Р-1)≥N,K≥L,
где L - разрядность тестируемого ОЗУ;
N - количество ячеек тестируемого ОЗУ, заключающийся в том, что проводят подряд не менее К циклов тестирования, в каждом из которых выполняют, последовательно чередуя, процедуру записи тестовых L-разрядных псевдослучайных чисел во все N ячейки ОЗУ, а затем процедуру чтения из каждой ячейки ОЗУ записанных в них данных и сравнения их с тестовыми псевдослучайными числами, причем для формирования тестовых псевдослучайных чисел сначала в генератор псевдослучайных чисел записывают новое начальное двоичное Р-разрядное число, отличное от нуля, L-разрядов которого позже используют как первое тестовое число, затем последовательно осуществляют (N-1) циклических сдвигов в регистре сдвига с линейной обратной связью, и таким образом формируют все N L-разрядные тестовые числа, отличающийся тем, что структуру циклического регистра сдвига первоначально определяют на основе следующей системы неравенств
М=(2P-1)≥N·L, K≥int[Log2(N·L)+0.5],
где int[X] - целая часть X,
а затем в процедуру генерации тестовых псевдослучайных чисел дополнительно вводят операцию селекции, где из подряд формируемых псевдослучайных чисел в качестве тестовых выбирают только те, которые отстоят друг от друга точно на L псевдослучайных чисел по следующей зависимости
j - номер ячейки ОЗУ,
Hj - номер псевдослучайного числа, записываемого в j-ю ячейку ОЗУ.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009148253/08A RU2455712C2 (ru) | 2009-12-24 | 2009-12-24 | Способ тестирования оперативных запоминающих устройств |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009148253/08A RU2455712C2 (ru) | 2009-12-24 | 2009-12-24 | Способ тестирования оперативных запоминающих устройств |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2009148253A RU2009148253A (ru) | 2011-06-27 |
RU2455712C2 true RU2455712C2 (ru) | 2012-07-10 |
Family
ID=44738837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2009148253/08A RU2455712C2 (ru) | 2009-12-24 | 2009-12-24 | Способ тестирования оперативных запоминающих устройств |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2455712C2 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2640294C1 (ru) * | 2013-11-22 | 2017-12-27 | Хуавей Текнолоджиз Ко., Лтд. | Способ записи и записывающий аппарат для запоминающего устройства |
RU2660607C1 (ru) * | 2017-02-20 | 2018-07-06 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" | Способ тестирования оперативных запоминающих устройств |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1292040A1 (ru) * | 1985-06-21 | 1987-02-23 | Конотопское Специальное Проектное Конструкторско-Технологическое Бюро Союзсчеттехники Цсу Ссср | Устройство дл контрол оперативной пам ти |
SU1705875A1 (ru) * | 1989-11-13 | 1992-01-15 | Научно-производственное объединение "Исари" | Устройство дл контрол оперативной пам ти |
EP0585435B1 (en) * | 1992-03-05 | 2000-12-06 | Sofia Koloni Ltd. | Transparent testing of integrated circuits |
EP1343174A2 (en) * | 2002-03-04 | 2003-09-10 | iRoC Technologies | Programmable test for memories |
-
2009
- 2009-12-24 RU RU2009148253/08A patent/RU2455712C2/ru not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1292040A1 (ru) * | 1985-06-21 | 1987-02-23 | Конотопское Специальное Проектное Конструкторско-Технологическое Бюро Союзсчеттехники Цсу Ссср | Устройство дл контрол оперативной пам ти |
SU1705875A1 (ru) * | 1989-11-13 | 1992-01-15 | Научно-производственное объединение "Исари" | Устройство дл контрол оперативной пам ти |
EP0585435B1 (en) * | 1992-03-05 | 2000-12-06 | Sofia Koloni Ltd. | Transparent testing of integrated circuits |
EP1343174A2 (en) * | 2002-03-04 | 2003-09-10 | iRoC Technologies | Programmable test for memories |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2640294C1 (ru) * | 2013-11-22 | 2017-12-27 | Хуавей Текнолоджиз Ко., Лтд. | Способ записи и записывающий аппарат для запоминающего устройства |
US9898228B2 (en) | 2013-11-22 | 2018-02-20 | Huawei Technologies Co., Ltd. | Write method and write apparatus for storage device |
US10789012B2 (en) | 2013-11-22 | 2020-09-29 | Huawei Technologies Co., Ltd. | Write method and write apparatus for storage device |
RU2660607C1 (ru) * | 2017-02-20 | 2018-07-06 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" | Способ тестирования оперативных запоминающих устройств |
Also Published As
Publication number | Publication date |
---|---|
RU2009148253A (ru) | 2011-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Malaiya | Antirandom testing: Getting the most out of black-box testing | |
JP4413858B2 (ja) | 乱数検定回路 | |
Wang et al. | On compacting test response data containing unknown values | |
US8514955B2 (en) | Communication system, data transmitter, and data receiver capable of detecting incorrect receipt of data | |
KR19980086574A (ko) | 메모리 번인 및 테스트를 위한 패턴 발생기 | |
US20100121585A1 (en) | Systems and methods for locating defective components of a circuit | |
RU2455712C2 (ru) | Способ тестирования оперативных запоминающих устройств | |
CN108089840B (zh) | 用于随机数产生器的随机性测试设备及方法 | |
JPS6349245B2 (ru) | ||
KR20160013808A (ko) | 스크램블러에 의한 인코더 바이패스 | |
Mukherjee et al. | High volume diagnosis in memory BIST based on compressed failure data | |
US7340496B2 (en) | System and method for determining the Nth state of linear feedback shift registers | |
KR100825790B1 (ko) | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 | |
US10922055B2 (en) | Random number generator and method for generating random numbers | |
US7668893B2 (en) | Data generator having linear feedback shift registers for generating data pattern in forward and reverse orders | |
CA3053213C (en) | Method for generating a prime number for a cryptographic application | |
Denic et al. | Pseudorandom/natural code converter with parallel feedback logic configuration | |
US20140075272A1 (en) | Device and method for testing a circuit to be tested | |
Pomeranz et al. | TOV: sequential test generation by ordering of test vectors | |
CN112379858B (zh) | 随机数的产生方法及装置、电子设备和可读存储介质 | |
Feng et al. | EEO: An efficient MDS-like RAID-6 code for parallel implementation | |
Higami et al. | Compaction of pass/fail-based diagnostic test vectors for combinational and sequential circuits | |
RU2450332C1 (ru) | Устройство хранения информации с обнаружением одиночных и двойных ошибок | |
RU2660607C1 (ru) | Способ тестирования оперативных запоминающих устройств | |
RU2637426C1 (ru) | Устройство хранения и передачи данных с обнаружением ошибок |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20121225 |