RU2453991C1

RU2453991C1 - Phase-modulated signal decoder

Info

Publication number: RU2453991C1
Application number: RU2010153947/08A
Authority: RU
Inventors: Сергей Иванович Уваров (RU); Сергей Иванович Уваров; Екатерина Азатовна Адоян (RU); Екатерина Азатовна Адоян; Александр Сергеевич Мошников (RU); Александр Сергеевич Мошников
Original assignee: Учреждение Российской академии наук Институт проблем управления им. В.А. Трапезникова РАН
Priority date: 2010-12-29
Filing date: 2010-12-29
Publication date: 2012-06-20

Abstract

FIELD: information technology.

SUBSTANCE: invention relates to apparatus for decoding signals transmitted by a phase-modulated code. The phase-modulated signal decoder has a general reset and reference frequency generator, three integrators consisting of two D flip-flops, a shift register, a majority decision element, an AND element, a counter, a decoder and a register, nine OR elements, sixteen AND elements, a multiplexer, two D flip-flops, three RS flip-flops, a T flip-flop, a decoder and a shift register.

EFFECT: broader functionalities owing to uniform decoding of data and clock bits.

6 dwg

Description

Изобретение относится к технике декодирования сигналов, передаваемых фазомодулированным кодом, удовлетворяющим требованиям ГОСТ Р52070-2003 (MIL STD 1553 В).The invention relates to a technique for decoding signals transmitted by a phase-modulated code that meets the requirements of GOST R52070-2003 (MIL STD 1553 V).

Известен декодер фазомодулированного сигнала, содержащий генератор синхросигнала, детектор переключения входного сигнала, информационный вход которого является входом декодера, а выход подключен к входу синхронизации фиксатора переключения входного сигнала, к выходу которого подключен информационный вход триггера подстройки фазы, выход упомянутого триггера подключен к управляющему входу счетчика, выход которого подключен к входу сброса фиксатора переключения входного сигнала и входу синхронизации выходного триггера, а также является стробирующим выходом декодера. Выход генератора синхросигнала подключен к входам синхронизации детектора переключений, триггера подстройки фазы и счетчика. Выход выходного триггера является информационным выходом декодера, на котором формируется восстановленный входной сигнал. На стробирующем выходе декодера формируются тактирующие импульсы, синхронизированные с изменениями уровня входного сигнала (US 4361895, 30.11.1982).A phase-modulated signal decoder is known, comprising a clock generator, an input signal switching detector, the information input of which is an decoder input, and the output is connected to a synchronization input of an input signal switching clamp, to the output of which an information input of a phase adjustment trigger is connected, and the output of this trigger is connected to a counter control input the output of which is connected to the reset input of the input signal switching latch and the synchronization input of the output trigger, as well as tsya strobe output of the decoder. The output of the clock generator is connected to the synchronization inputs of the switching detector, phase adjustment trigger, and counter. The output of the output trigger is the information output of the decoder, on which the restored input signal is generated. At the decoder's gate output, clock pulses are generated, synchronized with changes in the input signal level (US 4361895, 11/30/1982).

Декодер осуществляет корректировку длительности сегментов принятого сигнала и вырабатывает тактирующие импульсы для декодирования фазомодулированного сигнала.The decoder adjusts the duration of the segments of the received signal and generates clock pulses for decoding the phase-modulated signal.

Недостатком декодера является его узкие функциональные возможности, поскольку декодер способен осуществлять корректировку длительности сегментов принятого сигнала в небольших пределах и не обладает способностью подавления помех.The disadvantage of the decoder is its narrow functionality, since the decoder is able to adjust the duration of the segments of the received signal in a small range and does not have the ability to suppress noise.

Известен декодер фазомодулированного сигнала, наиболее близкий по своей технической сущности к предлагаемому изобретению и выбранный в качестве прототипа. Данный декодер содержит первый и второй интеграторы, информационные входы которых подключены ко входу декодера, а выходы подключены к компаратору, первый выход которого информационным выходом декодера, а второй выход подключен к первому входу первого счетчика числа несовпадений, выход которого подключен к первому входу первого генератора синхросигнала, выход которого является стробирующим выходом декодера и дополнительно подключен ко входу блока управления интеграторами. Первый и второй выходы блока управления интеграторами подключены соответственно к управляющим входам первого и второго интеграторов. Второй выход второго генератора синхросигнала подключен к входу второго счетчика и второму входу первого генератора синхросигнала соответственно, а выход второго счетчика подключен ко второму входу первого счетчика (US 3789303, 29.01.1974).Known decoder phase-modulated signal, the closest in its technical essence to the proposed invention and selected as a prototype. This decoder contains the first and second integrators, the information inputs of which are connected to the input of the decoder, and the outputs are connected to the comparator, the first output of which is the information output of the decoder, and the second output is connected to the first input of the first counter of the number of mismatches, the output of which is connected to the first input of the first clock generator the output of which is the gate output of the decoder and is additionally connected to the input of the integrator control unit. The first and second outputs of the integrator control unit are connected respectively to the control inputs of the first and second integrators. The second output of the second clock generator is connected to the input of the second counter and the second input of the first clock generator, respectively, and the output of the second counter is connected to the second input of the first counter (US 3789303, 01.29.1974).

Декодер анализирует сигнал, оценивая длительности одноуровневых фрагментов, что позволяет фильтровать низкоэнергетические помехи.The decoder analyzes the signal, evaluating the duration of single-level fragments, which allows you to filter low-energy noise.

Недостаток декодера выбранного в качестве прототипа - его избыточная сложность, заключающаяся в необходимости подстройки фазы генератора временных интервалов интегрирования сегментов активного сигнала нулевого и единичного уровней и узкие функциональные возможности, не позволяющие эффективно использовать декодер, например, на этапе приема преамбул командных и информационных слов.The disadvantage of the decoder chosen as a prototype is its excessive complexity, which consists in the need to adjust the phase generator of the time intervals for integrating segments of the active signal of zero and unit levels and the narrow functionality that does not allow the decoder to be used effectively, for example, at the stage of receiving preambles of command and information words.

Технический результат изобретения - снижение сложности декодера, расширение его функциональных возможностей и повышение качества декодирования сигнала при наличии помех. Технический результат достигается за счет отказа от подстройки фазы тактового генератора, за счет обеспечения единообразного декодирования информационных и синхронизирующих бит и за счет снижения требований к качеству анализируемого сигнала.The technical result of the invention is to reduce the complexity of the decoder, expanding its functionality and improving the quality of decoding a signal in the presence of interference. The technical result is achieved by refusing to adjust the phase of the clock generator, by ensuring uniform decoding of information and synchronizing bits, and by reducing the quality requirements of the analyzed signal.

Технический результат достигается тем, что предлагаемый декодер фазомодулированного сигнала содержит генератор опорной частоты и общего сброса, первый интегратор, который включает первый D триггер, информационный вход которого является информационным входом интегратора, первый сдвиговый регистр, мажоритарный элемент прямой и инверсный, выходы которого подключены соответственно к информационному входу и входу синхронного сброса первого сдвигового регистра, а входы соединены с выходом первого триггера, выходом младшего разряда первого сдвигового регистра и информационным входом интегратора, первый элемент «И», входы которого соединены с инверсным выходом мажоритарного элемента и выходом старшего разряда первого сдвигового регистра, а выход соединен с входом второго D триггера, выход которого является стробирующим выходом интегратора, первый счетчик, вход разрешения счета которого подключен к выходу старшего разряда первого сдвигового регистра, а вход синхронного сброса подключен к инверсному выходу мажоритарного элемента, первый дешифратор, двухразрядный информационный вход которого соединен с выходами двух старших разрядов первого счетчика, а выходы упомянутого дешифратора подключены к информационным входам первого, второго, третьего и четвертого разрядов регистра, выходы которого соответственно являются первым, вторым, третьим и четвертым информационными выходами интегратора, вход разрешения записи регистра подключен к выходу первого элемента «И», а вход синхронного сброса регистра является входом синхронного сброса первого интегратора, второй интегратор, идентичный первому, информационные входы первого и второго интеграторов являются, соответственно, первым и вторым входами декодера, при этом в декодер дополнительно введен третий (идентичный первому и второму) интегратор, информационный вход которого соединен с инверсным выходом первого элемента «ИЛИ», входы которого подключены к первому и второму входам декодера, а также введены второй элемент «ИЛИ», входы которого подключены к информационным выходам третьего интегратора, второй элемент «И», входы которого подключены к первому информационному выходу первого интегратора и третьему информационному выходу второго интегратора, третий элемент «И», входы которого подключены к выходу второго элемента «ИЛИ» и третьему информационному выходу первого интегратора, четвертый элемент «И», входы которого подключены к третьему информационному выходу первого интегратора и первому информационному выходу второго интегратора, мультиплексор, первый и второй информационные входы которого подключены к стробирующим выходам второго и первого интеграторов соответственно, первый RS триггер, выход которого подключен к входу синхронного сброса третьего интегратора, пятый элемент «И», входы которого подключены к первому информационному выходу первого интегратора, третьему информационному выходу второго интегратора и выходу первого RS триггера, шестой элемент «И», входы которого подключены к выходу первого RS триггера и четвертому информационному выходу первого интегратора, седьмой элемент «И», входы которого подключены к выходу первого RS триггера, третьему информационному выходу первого интегратора и первому информационному выходу второго интегратора, восьмой элемент «И», входы которого подключены к выходу первого RS триггера и четвертому информационному выходу второго интегратора, третий элемент «ИЛИ» входы которого подключены к выходу второго элемента «И» и четвертому информационному выходу второго интегратора, четвертый элемент «ИЛИ», входы которого подключены к выходу четвертого элемента «И» и четвертому информационному выходу первого интегратора, девятый элемент «И», входы которого подключены к выходу мультиплексора и первым информационным выходам первого и второго интеграторов, пятый элемент «ИЛИ», входы которого подключены к выходам пятого и шестого элементов «И», а также ко второму информационному выходу первого интегратора, шестой элемент «ИЛИ», входы которого подключены к выходам седьмого и восьмого элементов «И» и второму информационному выходу второго интегратора, второй дешифратор, десятый элемент «И», входы которого подключены к выходу третьего элемента «ИЛИ», стробирующему выходу второго интегратора и первому выходу второго дешифратора, одиннадцатый элемент «И», входы которого подключены к выходу четвертого элемента «ИЛИ» и первому выходу второго дешифратора, двенадцатый элемент «И», входы которого подключены к стробирующему выходу первого интегратора и выходу пятого элемента «ИЛИ», тринадцатый элемент «И», входы которого подключены к стробирующему выходу второго интегратора и выходу шестого элемента «ИЛИ», седьмой элемент «ИЛИ», входы которого подключены к выходам третьего и одиннадцатого элементов «И», восьмой элемент «ИЛИ», входы которого подключены к выходам девятого двенадцатого и тринадцатого элементов «И», четырнадцатый элемент «И», входы которого подключены к стробирующему выходу первого интегратора и выходу седьмого элемента «ИЛИ», девятый элемент «ИЛИ», входы которого подключены к выходам десятого и четырнадцатого элементов «И», третий D триггер, информационный вход которого подключен к выходу восьмого элемента «ИЛИ», а выход подключен к входам синхронного сброса первого и второго интеграторов, а также к одноименному входу первого RS триггера, второй RS триггер, входы синхронных установки и сброса которого подключены соответственно к выходам двенадцатого и тринадцатого элементов «И», а выход подключен к управляющему входу мультиплексора, второй счетчик, вход синхронного сброса которого подключен к выходу девятого элемента «ИЛИ», вход разрешения счета подключен к выходу третьего D триггера, а выход подключен к информационному входу второго дешифратора, пятнадцатый элемент «И», входы которого подключены к второму выходу второго дешифратора и выходу третьего D триггера, а выход подключен к информационному входу четвертого D триггера, выход которого является стробирующим выходом декодера, шестнадцатый элемент «И», вход которого подключен к выходу третьего D триггера, а инверсный вход подключен ко второму выходу второго дешифратора, второй сдвиговый регистр, информационный вход которого подключен к выходу второго RS триггера, вход разрешения сдвига подключен к выходу шестнадцатого элемента «И», а выход является информационным выходом декодера, семнадцатый элемент «И», входы которого подключены к выходам третьего D и второго RS триггеров, счетный триггер, счетный вход которого подключен к выходу семнадцатого элемента «И», вход синхронного сброса подключен к выходу первого RS триггера, а выход является первым выходом состояния декодера, третий RS триггер, входы синхронной установки и синхронного сброса которого подключены, соответственно, к выходам десятого и четырнадцатого элементов «И», а выход является вторым выходом состояния декодера, причем входы синхронизации всех триггеров, счетчиков и регистров подключены к выходу опорной частоты генератора, аналогично входы асинхронного сброса триггеров, счетчиков и регистров подключены к выходу общего сброса генератора.The technical result is achieved by the fact that the proposed phase-modulated signal decoder comprises a reference frequency generator and a common reset, a first integrator that includes a first D trigger, the information input of which is the information input of an integrator, a first shift register, a majority element direct and inverse, the outputs of which are connected respectively to information input and synchronous reset input of the first shift register, and the inputs are connected to the output of the first trigger, the output of the least significant bit the first shift register and the integrator’s information input, the first element “I”, the inputs of which are connected to the inverse output of the majority element and the high-order output of the first shift register, and the output is connected to the input of the second D trigger, the output of which is the integrator gate output, the first counter, the input the resolution of the account of which is connected to the high-order output of the first shift register, and the synchronous reset input is connected to the inverse output of the majority element, the first decoder, two-bit information the input of which is connected to the outputs of the two upper bits of the first counter, and the outputs of the decoder are connected to the information inputs of the first, second, third and fourth bits of the register, the outputs of which are respectively the first, second, third and fourth information outputs of the integrator, the input for register recording permission is connected to the output of the first element "And", and the input of the synchronous reset of the register is the input of the synchronous reset of the first integrator, the second integrator, identical to the first, information The inputs of the first and second integrators are, respectively, the first and second inputs of the decoder, while the third (identical to the first and second) integrator is added to the decoder, the information input of which is connected to the inverse output of the first OR element, the inputs of which are connected to the first and the second inputs of the decoder, and also introduced the second element "OR", the inputs of which are connected to the information outputs of the third integrator, the second element "AND", the inputs of which are connected to the first information output of the first inte Grator and the third information output of the second integrator, the third element "And", the inputs of which are connected to the output of the second element "OR" and the third information output of the first integrator, the fourth element "And", the inputs of which are connected to the third information output of the first integrator and the first information output the second integrator, a multiplexer, the first and second information inputs of which are connected to the gate outputs of the second and first integrators, respectively, the first RS trigger, the output of which is connected n to the synchronous reset input of the third integrator, the fifth AND element, the inputs of which are connected to the first information output of the first integrator, the third information output of the second integrator and the output of the first RS trigger, the sixth element AND, the inputs of which are connected to the output of the first RS trigger and the fourth information output of the first integrator, the seventh AND element, the inputs of which are connected to the output of the first RS trigger, the third information output of the first integrator and the first information output of the second integ ator, the eighth AND element, the inputs of which are connected to the output of the first RS trigger and the fourth information output of the second integrator, the third OR element, whose inputs are connected to the output of the second AND element and the fourth information output of the second integrator, the fourth OR element the inputs of which are connected to the output of the fourth element "And" and the fourth information output of the first integrator, the ninth element "And", the inputs of which are connected to the output of the multiplexer and the first information outputs of the first and second operators, the fifth OR element, the inputs of which are connected to the outputs of the fifth and sixth AND elements, as well as the second information output of the first integrator, the sixth OR element, whose inputs are connected to the outputs of the seventh and eighth AND elements, and the second the information output of the second integrator, the second decoder, the tenth element "AND", the inputs of which are connected to the output of the third element "OR", the gate output of the second integrator and the first output of the second decoder, the eleventh element "AND", the inputs of which are connected to the output of the fourth "OR" element and the first output of the second decoder, the twelfth element "AND", the inputs of which are connected to the gate output of the first integrator and the output of the fifth element "OR", the thirteenth element "AND", the inputs of which are connected to the gate output of the second integrator and the output of the sixth OR element, the seventh OR element, the inputs of which are connected to the outputs of the third and eleventh AND elements, the eighth OR element, whose inputs are connected to the outputs of the ninth twelfth and thirteenth AND elements, the eleventh AND element, the inputs of which are connected to the gate output of the first integrator and the output of the seventh OR element, the ninth OR element, whose inputs are connected to the outputs of the tenth and fourteenth AND elements, the third D trigger, whose information input is connected to the output of the eighth OR element, and the output is connected to the inputs of the synchronous reset of the first and second integrators, as well as to the same input of the first RS trigger, the second RS trigger, the synchronous installation and reset inputs of which are connected respectively to the output am of the twelfth and thirteenth “I” elements, and the output is connected to the control input of the multiplexer, the second counter, the synchronous reset input of which is connected to the output of the ninth “OR” element, the account resolution input is connected to the output of the third D trigger, and the output is connected to the information input of the second of the decoder, the fifteenth “I” element, the inputs of which are connected to the second output of the second decoder and the output of the third D trigger, and the output is connected to the information input of the fourth D trigger, the output of which is a gate the decoder, the sixteenth element "And", the input of which is connected to the output of the third D trigger, and the inverse input is connected to the second output of the second decoder, the second shift register, the information input of which is connected to the output of the second RS trigger, the shift enable input is connected to the output of the sixteenth element "And", and the output is the information output of the decoder, the seventeenth element is "AND", the inputs of which are connected to the outputs of the third D and second RS triggers, a counting trigger, the counting input of which is connected to the output of the seventeenth element “I”, the input of the synchronous reset is connected to the output of the first RS trigger, and the output is the first output of the state of the decoder, the third RS trigger, the inputs of the synchronous installation and synchronous reset of which are connected, respectively, to the outputs of the tenth and fourteenth elements “And”, and the output it is the second state output of the decoder, and the synchronization inputs of all triggers, counters and registers are connected to the output of the generator reference frequency, similarly, the asynchronous reset inputs of triggers, counters and registers are connected to the output of its reset generator.

На фиг.1 приведена схема предлагаемого декодера фазомодулированного сигнала. Figure 1 shows a diagram of the proposed decoder phase-modulated signal.

На фиг.2 раскрыта функциональная схема интегратора входящего в состав предлагаемого декодера.Figure 2 discloses a functional diagram of an integrator included in the proposed decoder.

На фиг.3 приведена схема декодера фазомодулированного сигнала, являющегося аналогом.Figure 3 shows a diagram of a decoder phase-modulated signal, which is an analogue.

На фиг.4 приведена схема декодера фазомодулированного сигнала, являющегося прототипом.Figure 4 shows a diagram of a phase modulated signal decoder, which is a prototype.

На фиг.5 приведена диаграмма состояний и переходов, лежащая в основе работы декодирующего автомата.Figure 5 shows the state diagram and transitions underlying the operation of the decoding machine.

На фиг.6 приведена временная диаграмма, иллюстрирующая функционирование предлагаемого декодера и его элементов.Figure 6 shows a timing diagram illustrating the operation of the proposed decoder and its elements.

Предлагаемый декодер фазомодулированного сигнала содержит генератор 1 опорной частоты и общего сброса, первый интегратор 2, который включает первый D триггер 3, информационный вход которого является информационным входом 4 интегратора, первый сдвиговый регистр 5, мажоритарный элемент 6, прямой и инверсный выходы которого подключены соответственно к информационному входу и входу синхронного сброса первого сдвигового регистра 5, а входы соединены с выходом первого триггера 3, выходом младшего разряда первого сдвигового регистра 5 и информационным входом 4 интегратора, первый элемент «И» 7, входы которого соединены с инверсным выходом мажоритарного элемента 6 и выходом старшего разряда первого сдвигового регистра 5, а выход соединен с входом второго D триггера 8, выход которого является стробирующим выходом 9 интегратора, первый счетчик 10, вход разрешения счета которого подключен к выходу старшего разряда первого сдвигового регистра 5, а вход синхронного сброса подключен к инверсному выходу мажоритарного элемента 6, первый дешифратор 11, двухразрядный информационный вход которого соединен с выходами двух старших разрядов первого счетчика 10, а выходы упомянутого дешифратора 11 подключены к информационным входам первого, второго, третьего и четвертого разрядов регистра 12, выходы которого соответственно являются первым 13, вторым 14, третьим 15 и четвертым 16 информационными выходами интегратора 2, вход разрешения записи регистра 12 подключен к выходу первого элемента «И» 7, а вход синхронного сброса регистра 12 является входом 17 синхронного сброса первого интегратора 2, второй интегратор 18, идентичный первому, информационные входы первого 2 и второго 18 интеграторов являются соответственно первым 19 и вторым 20 входами декодера, при этом в декодер дополнительно введен третий (идентичный первому и второму) интегратор 21, информационный вход которого соединен с инверсным выходом первого элемента «ИЛИ» 22, входы которого подключены к первому 19 и второму 20 входам декодера, а также введены второй элемент «ИЛИ» 23, входы которого подключены к информационным выходам третьего интегратора 21, второй элемент «И» 24, входы которого подключены первому информационному выходу первого интегратора 2 и третьему информационному выходу второго интегратора 18, третий элемент «И» 25, входы которого подключены к выходу второго элемента «ИЛИ» 23 и третьему информационному выходу первого интегратора 2, четвертый элемент «И» 26, входы которого подключены к третьему информационному выходу первого интегратора 2 и первому информационному выходу второго интегратора 18, мультиплексор 27, первый и второй информационные входы которого подключены к стробирующим выходам второго 18 и первого 2 интеграторов соответственно, первый RS триггер 28, выход которого подключен к входу синхронного сброса третьего интегратора 21, пятый элемент «И» 29, входы которого подключены к первому информационному выходу первого интегратора 2, третьему информационному выходу второго интегратора 18 и выходу первого RS триггера 28, шестой элемент «И» 30, входы которого подключены к выходу первого RS триггера 28 и четвертому информационному выходу первого интегратора 2, седьмой элемент «И» 31, входы которого подключены к выходу первого RS триггера 28, третьему информационному выходу первого интегратора 2 и первому информационному выходу второго интегратора 18, восьмой элемент «И» 32, входы которого подключены к выходу первого RS триггера 28 и четвертому информационному выходу второго интегратора 18, третий элемент «ИЛИ» 33, входы которого подключены к выходу второго элемента «И» 24 и четвертому информационному выходу второго интегратора 18, четвертый элемент «ИЛИ» 34, входы которого подключены к выходу четвертого элемента «И» 26 и четвертому информационному выходу первого интегратора 2, девятый элемент «И» 35, входы которого подключены к выходу мультиплексора 27 и первым информационным выходам первого 2 и второго 18 интеграторов, пятый элемент «ИЛИ» 36, входы которого подключены к выходам пятого 29 и шестого 30 элементов «И», а также ко второму информационному выходу первого интегратора 2, шестой элемент «ИЛИ» 37, входы которого подключены к выходам седьмого 31 и восьмого 32 элементов «И» и второму информационному выходу второго интегратора 18, второй дешифратор 38, десятый элемент «И» 39, входы которого подключены к выходу третьего элемента «ИЛИ» 33, стробирующему выходу второго интегратора 18 и первому выходу второго дешифратора 38, одиннадцатый элемент «И» 40, входы которого подключены к выходу четвертого элемента «ИЛИ» 34 и первому выходу второго дешифратора 38, двенадцатый элемент «И» 41, входы которого подключены к стробирующему выходу первого интегратора 2 и выходу пятого элемента «ИЛИ» 36, тринадцатый элемент «И» 42, входы которого подключены к стробирующему выходу второго интегратора 18 и выходу шестого элемента «ИЛИ» 37, седьмой элемент «ИЛИ» 43, входы которого подключены к выходам третьего 25 и одиннадцатого 40 элементов «И», восьмой элемент «ИЛИ» 44, входы которого подключены к выходам девятого 35 двенадцатого 41 и тринадцатого 42 элементов «И», четырнадцатый элемент «И» 45, входы которого подключены к стробирующему выходу первого интегратора 2 и выходу седьмого элемента «ИЛИ» 43, девятый элемент «ИЛИ» 46, входы которого подключены к выходам десятого 39 и четырнадцатого 45 элементов «И», третий D триггер 47, информационный вход которого подключен к выходу восьмого элемента «ИЛИ» 44, а выход подключен к входам синхронного сброса первого 2 и второго 18 интеграторов, а также к одноименному входу первого RS триггера 28, второй RS триггер 48, входы синхронных установки и сброса которого подключены соответственно к выходам двенадцатого 41 и тринадцатого 42 элементов «И», а выход подключен к управляющему входу мультиплексора 27, второй счетчик 49, вход синхронного сброса которого подключен к выходу девятого элемента «ИЛИ» 46, вход разрешения счета подключен к выходу третьего D триггера 47, а выход подключен к информационному входу второго дешифратора 38, пятнадцатый элемент «И» 50, входы которого подключены к второму выходу второго дешифратора 38 и выходу третьего D триггера 47, а выход подключен к информационному входу четвертого D триггера 51, выход которого является стробирующим выходом 52 декодера, шестнадцатый элемент «И» 53, вход которого подключен к выходу третьего D триггера 47, а инверсный вход подключен ко второму выходу второго дешифратора 38, второй сдвиговый регистр 54, информационный вход которого подключен к выходу второго RS триггера 48, вход разрешения сдвига подключен к выходу шестнадцатого элемента «И» 53, а выход является информационным выходом 55 декодера, семнадцатый элемент «И» 56, входы которого подключены к выходам третьего D 47 и второго RS 48 триггеров, счетный триггер 57, счетный вход которого подключен к выходу семнадцатого элемента «И» 56, вход синхронного сброса подключен к выходу первого RS триггера 28, а выход является первым выходом 58 состояния декодера, третий RS триггер 59, входы синхронной установки и синхронного сброса которого подключены, соответственно, к выходам десятого 39 и четырнадцатого 45 элементов «И», а выход является вторым выходом 60 состояния декодера, причем входы синхронизации всех триггеров, счетчиков и регистров подключены к выходу 61 опорной частоты генератора 1, аналогично входы асинхронного сброса триггеров, счетчиков и регистров подключены к выходу 62 общего сброса генератора 1.The proposed phase-modulated signal decoder comprises a reference frequency generator and a common reset, a first integrator 2, which includes a first D trigger 3, the information input of which is an information input of an integrator 4, a first shift register 5, a majority element 6, the direct and inverse outputs of which are connected respectively to information input and synchronous reset input of the first shift register 5, and the inputs are connected to the output of the first trigger 3, the low-order output of the first shift register 5 and information the ionic input 4 of the integrator, the first element "I" 7, the inputs of which are connected to the inverse output of the majority element 6 and the output of the highest category of the first shift register 5, and the output is connected to the input of the second D trigger 8, the output of which is the gate output 9 of the integrator, the first counter 10, the account resolution input of which is connected to the high-order output of the first shift register 5, and the synchronous reset input is connected to the inverse output of the majority element 6, the first decoder 11, the two-bit information input of which connected to the outputs of the two upper bits of the first counter 10, and the outputs of the said decoder 11 are connected to the information inputs of the first, second, third and fourth bits of the register 12, the outputs of which are respectively the first 13, second 14, third 15 and fourth 16 information outputs of the integrator 2 , the input enable recording register 12 is connected to the output of the first element "And" 7, and the input of the synchronous reset of the register 12 is the input 17 of the synchronous reset of the first integrator 2, the second integrator 18, identical to the first, information the inputs of the first 2 and second 18 integrators are respectively the first 19 and second 20 inputs of the decoder, while the third (identical to the first and second) integrator 21 is additionally introduced into the decoder, the information input of which is connected to the inverse output of the first OR element 22, whose inputs connected to the first 19 and second 20 inputs of the decoder, and also introduced the second element "OR" 23, the inputs of which are connected to the information outputs of the third integrator 21, the second element "AND" 24, the inputs of which are connected to the first information output the first integrator 2 and the third information output of the second integrator 18, the third element "And" 25, the inputs of which are connected to the output of the second element "OR" 23 and the third information output of the first integrator 2, the fourth element "And" 26, the inputs of which are connected to the third information output of the first integrator 2 and the first information output of the second integrator 18, multiplexer 27, the first and second information inputs of which are connected to the gate outputs of the second 18 and first 2 integrators, respectively, the first RS tr igger 28, the output of which is connected to the synchronous reset input of the third integrator 21, the fifth element "And" 29, the inputs of which are connected to the first information output of the first integrator 2, the third information output of the second integrator 18 and the output of the first RS trigger 28, the sixth element "And" 30, the inputs of which are connected to the output of the first RS trigger 28 and the fourth information output of the first integrator 2, the seventh element "And" 31, the inputs of which are connected to the output of the first RS trigger 28, the third information output of the first integrator 2 the first information output of the second integrator 18, the eighth AND element 32, the inputs of which are connected to the output of the first RS trigger 28 and the fourth information output of the second integrator 18, the third OR element 33, the inputs of which are connected to the output of the second AND element 24 and the fourth information output of the second integrator 18, the fourth “OR” element 34, the inputs of which are connected to the output of the fourth “And” 26 element and the fourth information output of the first integrator 2, the ninth element “35”, the inputs of which are connected to the mule output multiplexer 27 and the first information outputs of the first 2 and second 18 integrators, the fifth OR element 36, the inputs of which are connected to the outputs of the fifth 29 and sixth 30 AND elements, as well as the second information output of the first integrator 2, the sixth OR element 37, the inputs of which are connected to the outputs of the seventh 31 and eighth 32 elements "And" and the second information output of the second integrator 18, the second decoder 38, the tenth element "And" 39, the inputs of which are connected to the output of the third element "OR" 33, the gate output of the second integrator 18 and the first output of the second decoder 38, the eleventh AND element 40, the inputs of which are connected to the output of the fourth OR element 34 and the first output of the second decoder 38, the twelfth AND element 41, whose inputs are connected to the gate output of the first integrator 2 and the fifth output element "OR" 36, the thirteenth element "AND" 42, the inputs of which are connected to the gate output of the second integrator 18 and the output of the sixth element "OR" 37, the seventh element "OR" 43, the inputs of which are connected to the outputs of the third 25 and eleventh 40 elements And, eight oh element “OR” 44, the inputs of which are connected to the outputs of the ninth 35th of the eleventh 41 and thirteenth 42 elements of “AND”, the fourteenth element of “AND” 45, the inputs of which are connected to the gate output of the first integrator 2 and the output of the seventh element “OR” 43, the ninth “OR” element 46, the inputs of which are connected to the outputs of the tenth 39 and fourteenth 45 “AND” elements, a third D trigger 47, the information input of which is connected to the output of the eighth “OR” element 44, and the output is connected to the synchronous reset inputs of the first 2 and second 18 integrators, as well as one the nominal input of the first RS trigger 28, the second RS trigger 48, the synchronous installation and reset inputs of which are connected respectively to the outputs of the twelfth 41 and thirteenth 42 “And” elements, and the output is connected to the control input of the multiplexer 27, the second counter 49, the synchronous reset input of which is connected to the output of the ninth OR element 46, the account resolution input is connected to the output of the third D trigger 47, and the output is connected to the information input of the second decoder 38, the fifteenth AND element 50, the inputs of which are connected to the second output of the second about the decoder 38 and the output of the third D trigger 47, and the output is connected to the information input of the fourth D trigger 51, the output of which is the gate output 52 of the decoder, the sixteenth element "And" 53, the input of which is connected to the output of the third D trigger 47, and the inverse input is connected to the second output of the second decoder 38, the second shift register 54, the information input of which is connected to the output of the second RS of the trigger 48, the shift enable input is connected to the output of the sixteenth element "And" 53, and the output is the information output 55 of the decoder, the eleventh element "And" 56, the inputs of which are connected to the outputs of the third D 47 and second RS 48 triggers, a counting trigger 57, the counting input of which is connected to the output of the seventeenth element "And" 56, the synchronous reset input is connected to the output of the first RS trigger 28, and the output is the first output 58 of the state of the decoder, the third RS trigger 59, the inputs of the synchronous installation and synchronous reset of which are connected, respectively, to the outputs of the tenth 39 and fourteenth 45 elements "And", and the output is the second output 60 of the state of the decoder, and the synchronization inputs ii all flip-flops, counters, and registers connected to the output 61 of the reference oscillator 1, similar to asynchronous reset inputs of flip-flops, counters, and registers connected to the output 62 of the generator 1, a general reset.

Работу предлагаемого декодера фазомодулированного сигнала рассмотрим на примере его использования при декодировании сигналов, соответствующих ГОСТ Р52070-2003. Низкоуровневый сигнал одновременно на первом 19 и втором 20 информационных входах декодера интерпретируется как пауза (отсутствие активного сигнала), проявляемая как логическая единица на информационном входе третьего интегратора 21. Сигнал высокого уровня на первом входе 19 декодера, сопровождаемый сигналом низкого уровня на втором входе 20 декодера, интерпретируется как активный сигнал высокого уровня на информационном входе первого интегратора 2. Сигнал низкого уровня на первом входе 19, сопровождаемый сигналом высокого уровня на втором входе 20 декодера, интерпретируется как активный сигнал низкого уровня, проявляемый как логическая единица на информационном входе второго интегратора 18.Let us consider the operation of the proposed phase-modulated signal decoder as an example of its use in decoding signals corresponding to GOST R52070-2003. The low-level signal at the first 19 and second 20 information inputs of the decoder is interpreted as a pause (absence of an active signal), manifested as a logical unit at the information input of the third integrator 21. A high level signal at the first input 19 of the decoder, accompanied by a low level signal at the second input 20 of the decoder , is interpreted as an active high-level signal at the information input of the first integrator 2. A low-level signal at the first input 19, followed by a high-level signal at the second the input 20 of the decoder is interpreted as an active low-level signal, manifested as a logical unit at the information input of the second integrator 18.

Для того чтобы обеспечить максимальную устойчивость приема к помехам при декодировании сигнала используется предварительная обработка, которая заключается в измерении длительностей активных фаз сигнала и их классификации. По стандарту длительности фаз как высокого уровня, так и низкого уровня сигнала в идеальном сигнале, могут иметь значения IT, 2Т, ЗТ, 4Т. Здесь Т=0,5 мкс. Собственно фазомодулированное кодирование порождает длительности IT, 2Т. Длительности ЗТ присутствуют в добавляемых к фазомодулированному коду синхронизирующих преамбулах. Длительности 4Т возникают в местах стыковки синхронизирующей преамбулы с фазомодулированным кодом передаваемого слова, при этом длительности 5Т возникнуть не могут.In order to ensure maximum reception immunity to interference during signal decoding, preliminary processing is used, which consists in measuring the durations of the active phases of the signal and their classification. According to the standard of phase durations of both a high level and a low signal level in an ideal signal, the values IT, 2T, 3T, 4T can have. Here T = 0.5 μs. Actually phase-modulated coding gives rise to IT, 2T durations. Durations of ST are present in the synchronizing preambles added to the phase-modulated code. 4T durations occur at the junction of the synchronizing preamble with the phase-modulated code of the transmitted word, while 5T durations cannot occur.

Обозначим через m1, m2, m3, m4 импульсы низкого уровня, соответствующие длительностям 1T, 2Т, 3Т, 4Т. Соответственно через р1, р2, р3, р4 обозначим импульсы высокого уровня длительностей 1T, 2Т, 3Т, 4Т.Let m1, m2, m3, m4 denote low-level pulses corresponding to the durations 1T, 2T, 3T, 4T. Accordingly, through p1, p2, p3, p4 we denote pulses of a high level of durations 1T, 2T, 3T, 4T.

При декодировании сигнала первый интегратор 2 измеряет длительность импульсов высокого, а второй интегратор 18 - низкого уровня. Помехи малой энергии отфильтровываются за счет того, что кратковременное (1-2 периода опорной частоты) пропадание или смена полярности сигнала не приводят к прекращению процесса интегрирования длительности импульса. Фильтр помехи реализован на первом D триггере 3, мажоритарном элементе 6 и первом сдвиговом регистре 5. При опорной частоте 8 МГц (12 МГц, 16 МГц, 20 МГц, 24 МГц) на этапе предварительной обработки сигнала отфильтровываются помехи, вызывающие ложные импульсы и провалы длительностью до 240 нс (160 нс, 120 нс, 100 нс, 80 нс).When decoding the signal, the first integrator 2 measures the duration of the high pulses, and the second integrator 18 measures the low level. The low-energy noise is filtered out due to the fact that a short-term (1-2 periods of the reference frequency) loss or a change in the polarity of the signal does not stop the integration of the pulse duration. The interference filter is implemented on the first D trigger 3, majority element 6 and the first shift register 5. At a reference frequency of 8 MHz (12 MHz, 16 MHz, 20 MHz, 24 MHz), during the signal preprocessing phase, interference that causes false pulses and dips with duration up to 240 ns (160 ns, 120 ns, 100 ns, 80 ns).

Поскольку принимаемый сигнал не может быть идеальным, длительности импульсов будут отличаться от эталонных (1T, 2Т, 3Т, 4Т). В декодере предусмотрена процедура классификации импульсов - отождествление реальных импульсов с идеальными. При заданной опорной частоте генератора 1 разрядность первого сдвигового регистра 5 определяет минимальные фиксируемые длительности активных фаз сигнала. С другой стороны, при выбранной минимальной фиксируемой длительности активных фаз сигнала в 250 нс разрядность первого сдвигового регистра при опорной частоте 8 МГц (12 МГц, 16 МГц, 20 МГц, 24 МГц) определяется равной 2 (3, 4, 5, 6).Since the received signal cannot be ideal, the pulse durations will differ from the reference ones (1T, 2T, 3T, 4T). The decoder provides a procedure for classifying pulses - the identification of real pulses with ideal ones. For a given reference frequency of the generator 1, the width of the first shift register 5 determines the minimum fixed duration of the active phases of the signal. On the other hand, for a selected minimum fixed duration of active signal phases of 250 ns, the width of the first shift register at a reference frequency of 8 MHz (12 MHz, 16 MHz, 20 MHz, 24 MHz) is determined to be 2 (3, 4, 5, 6).

При этом в первом 2 и втором 16 интеграторах реализуется следующие функции классификации - отождествления:Moreover, in the first 2 and second 16 integrators, the following classification and identification functions are implemented:

р1≡Р(0,25÷0,75+То) мкс;p1≡P (0.25 ÷ 0.75 + To) μs; m1≡М(0,25÷0,75+То) мкс;m1≡M (0.25 ÷ 0.75 + To) μs; р2≡Р(0,75÷1,25+То) мкс;p2≡P (0.75 ÷ 1.25 + To) μs; m2≡М(0,75÷1,25+То) мкс;m2≡M (0.75 ÷ 1.25 + To) μs; p3≡Р(1,25÷1,75+То) мкс;p3≡P (1.25 ÷ 1.75 + To) μs; m3≡М(1,25÷1,75+То) мкс;m3≡M (1.25 ÷ 1.75 + To) μs; р4≡Р(1,75÷2,25+То) мкс;p4≡P (1.75 ÷ 2.25 + To) μs; m4≡М(1,75÷2,25+То) мкс.m4≡M (1.75 ÷ 2.25 + To) μs.

Здесь То - период опорной частоты.Here, To is the period of the reference frequency.

Фиксация импульса р1, р2, рЗ или р4 проявляется как появление логической единицы на одном из выходов первого дешифратора 11 и соответственно на первом, втором, третьем или четвертом информационном выходе первого интегратора 2, а фиксация импульса m1, m2, m3 или m4 проявляется как появление логической единицы соответственно на первом, втором, третьем или четвертом информационном выходе второго интегратора 18.The pulse fixation p1, p2, p3 or p4 is manifested as the appearance of a logical unit at one of the outputs of the first decoder 11 and, respectively, at the first, second, third or fourth information output of the first integrator 2, and the pulse fixation m1, m2, m3 or m4 appears as the appearance logical units, respectively, at the first, second, third or fourth information output of the second integrator 18.

Третий интегратор 21 фиксирует паузу в принимаемом сигнале.The third integrator 21 captures a pause in the received signal.

В тех случаях, когда опорная частота, выраженная в МГц, не является степенью двойки, первый счетчик 10 необходимо рассматривать как двухкаскадный. При этом первый каскад является счетчиком по модулю частного от деления опорной частоты на 2 МГц, а второй каскад является двухразрядным двоичным счетчиком.In cases where the reference frequency, expressed in MHz, is not a power of two, the first counter 10 must be considered as two-stage. In this case, the first stage is a counter modulo the quotient of dividing the reference frequency by 2 MHz, and the second stage is a two-digit binary counter.

По результатам предварительной обработки получается последовательность, из чередующихся импульсов высокого и низкого уровней различной в рамках проведенной классификации длительностей. Сниженные требования принятого способа декодирования к качеству входного сигнала косвенно выражаются, например, в том, что при десятипроцентном отклонении опорной частоты от номинального значения предлагаемый декодер сохраняет работоспособность. Работоспособность сохраняется и при десятипроцентных отклонениях в длительности импульсов.According to the results of the preliminary processing, a sequence is obtained of alternating pulses of high and low levels of different levels within the framework of the classification of durations. The reduced requirements of the adopted decoding method for the quality of the input signal are indirectly expressed, for example, in that when the reference frequency deviates from the nominal value by ten percent, the proposed decoder remains operational. Efficiency is maintained even with ten percent deviations in the pulse duration.

Процесс декодирования полученной последовательности иллюстрируется диаграммой состояний и переходов, представленной на фиг.5. Эта диаграмма описывает все корректные последовательности импульсов принимаемого сигнала. На основе этой диаграммы может быть построен соответствующий распознающий конечный автомат. Ниже приведены формулы функционирования конечного автомата, распознающего правильные последовательности входных импульсов.The decoding process of the obtained sequence is illustrated by the state diagram and transitions shown in Fig.5. This diagram describes all the correct pulse sequences of the received signal. Based on this diagram, a corresponding recognizing finite state machine can be constructed. Below are the formulas for the functioning of a finite state machine that recognizes the correct sequences of input pulses.

Дополнительным условием, не включенным в диаграмму, является фиксированное по ГОСТ Р52070-2003 число бит в принимаемых словах. Подсчет бит в каждом слове осуществляется вторым счетчиком 49. После приема заданного числа бит на выходе второго дешифратора 38 устанавливается активный уровень, позволяющий появиться на выходе пятнадцатого элемента «И» 50, и с задержкой, обусловленной четвертым D триггером 51, на стробируещем выходе 52 декодера импульсу разрешающему считывание декодированного слова из второго сдвигового регистра 53, а также считывание содержимого счетного триггера 57, определяющего состояние контроля четности в принятом слове, и считывание состояния третьего RS триггера 59, определяющего состояние декодирования командного (при сброшенном триггере 59) или информационного (при установленном триггере 59) слова.An additional condition not included in the diagram is a fixed number of bits in the received words according to GOST R52070-2003. The counting of bits in each word is carried out by the second counter 49. After receiving a given number of bits at the output of the second decoder 38, an active level is set, which allows the output of the fifteenth element “50”, and with a delay due to the fourth D trigger 51, to the gate output 52 of the decoder a pulse allowing reading the decoded word from the second shift register 53, as well as reading the contents of the counting trigger 57, which determines the state of the parity in the received word, and reading the state of the third second RS flip-flop 59, which determines the state of the command decoding (if a reset flip-flop 59) or the information (set flip-flop 59) of the word.

В начальный момент времени автомат находится в состоянии Q100. При паузе (в отсутствие активного сигнала) автомат продолжает находиться в состоянии Q100. При появлении импульса {р3} автомат переходит в состояние Q000 обработки преамбулы командного слова, см. фиг.5 и фиг.6. Это выражается в том, что по цепочке третий элемент «И» 25, седьмой элемент «ИЛИ» 43, четырнадцатый элемент «И» 45 и девятый элемент «ИЛИ» 46 устанавливается первый RS триггер 28, что приводит к обнулению второго счетчика 49 и синхронному сбросу счетчика в третьем интеграторе 21. Параллельно сбрасывается третий RS триггер 59.At the initial time, the machine is in state Q100. When paused (in the absence of an active signal), the machine continues to be in the Q100 state. When the pulse {p3} occurs, the machine switches to the state Q000 of the processing of the command word preamble, see FIG. 5 and FIG. 6. This is expressed in the fact that in the chain the third element “AND” 25, the seventh element “OR” 43, the fourteenth element “AND” 45 and the ninth element “OR” 46, the first RS trigger 28 is installed, which leads to zeroing of the second counter 49 and synchronous reset the counter in the third integrator 21. In parallel, the third RS trigger 59 is reset.

Установленное состояние первого RS триггера 28 определяет начало декодирования информационных бит принимаемого сигнала. Если следующим является импульс {m4}, автомат переходит в состояние Q010, что сопровождается сбросом второго RS триггера 48, состоянием которого управляет мультиплексор 27, посредством которого обеспечивается правильное разбиение на пары импульсов в последовательности из чередующихся импульсов {р1} и {m1}. Логическое условие для сброса второго RS триггера 48 определяется совокупностью элементов седьмого «И» 31, восьмого «И» 32, тринадцатого «И» 42 и шестого «ИЛИ» 37. Логическое условие для установки второго RS триггера 48, переводящей автомат в состояние Q011, определяется совокупностью элементов пятого «И» 29, шестого «И» 30, двенадцатого «И» 41 и пятого «ИЛИ» 36. Перепись состояния второго RS триггера 48 во второй сдвиговый регистр 53 стробируется импульсом на выходе третьего D триггера 47, этот же импульс синхронно обнуляет счетчики в первом 2 и втором 18 интеграторах, он же разрешает счет во втором счетчике 49 и сбрасывает первый RS триггер 28.The set state of the first RS trigger 28 determines the start of decoding the information bits of the received signal. If the next pulse is {m4}, the machine goes into state Q010, which is accompanied by a reset of the second RS trigger 48, the state of which is controlled by multiplexer 27, by which the correct splitting into pairs of pulses in a sequence of alternating pulses {p1} and {m1} is ensured. The logical condition for resetting the second RS of the trigger 48 is determined by the combination of the elements of the seventh “And” 31, the eighth “And” 32, the thirteenth “And” 42 and the sixth “OR” 37. The logical condition for setting the second RS of the trigger 48, which transfers the machine to state Q011, is determined by the combination of the elements of the fifth “AND” 29, the sixth “AND” 30, the twelfth “AND” 41 and the fifth “OR” 36. The state of the second RS trigger 48 is transferred to the second shift register 53 by the pulse at the output of the third D trigger 47, the same pulse synchronously resets the counters in the first 2 and second 18 int gratorah, it also permits the bill in the second counter 49 and resets the first RS flip-flop 28.

Если же следующим является импульс {m3}, за которым следует импульс {р1}, автомат переходит в состояние Q011, при этом устанавливается второй RS триггер 48 и заносится «1» во второй сдвиговый регистр 54.If the next is the pulse {m3}, followed by the pulse {p1}, the machine switches to the state Q011, and the second RS trigger 48 is installed and “1” is entered in the second shift register 54.

Находясь в состоянии Q010, автомат ожидает прихода импульса {р2} или пары импульсов {p1, m1}. В первом случае автомат переходит в состояние Q011 и заносит «1» во второй сдвиговый регистр 54, во втором - заносит в указанный регистр 54 «0» и остается в состоянии Q010. После приема последнего информационного бита слова, "находящийся в состоянии Q010" автомат либо принимает пару импульсов {p1, m3}, переходя в состояние Q001 обработки синхронизирующей преамбулы следующего информационного слова, либо принимает импульс {р4} и переходит к обработке преамбулы следующего командного слова, либо идентифицировав паузу, свидетельствующую об окончании сообщения, переходит в начальное/конечное состояние Q100.While in state Q010, the automaton expects the arrival of a pulse {p2} or a pair of pulses {p1, m1}. In the first case, the machine goes into state Q011 and enters “1” into the second shift register 54, in the second case it enters the indicated register 54 “0” and remains in state Q010. After receiving the last information bit of the word, “in state Q010”, the machine either receives a pair of pulses {p1, m3}, goes to the processing state Q001 of the synchronizing preamble of the next information word, or receives a pulse {p4} and proceeds to the processing of the preamble of the next command word, or by identifying a pause indicating the end of the message, it goes into the initial / final state of Q100.

Находясь в состоянии Q011 декодирования информационных битов, автомат ожидает прихода импульса {m2} или пары импульсов {m1, р1}. В первом случае автомат переходит в состояние Q010 и заносит «0» во второй сдвиговый регистр 54, во втором - заносит в указанный регистр «1» и остается в состоянии Q011. После приема последнего информационного бита слова, "находящийся в состоянии Q011", автомат либо, идентифицировав паузу, свидетельствующую об окончании сообщения, переходит в начальное/конечное состояние Q100, либо принимает импульс {m4}, переходя в состояние Q001 обработки синхронизирующей преамбулы следующего информационного слова либо приняв пару импульсов {m1, p3}, переходит к обработке преамбулы следующего командного слова.Being in the state Q011 decoding information bits, the machine expects the arrival of the pulse {m2} or a pair of pulses {m1, p1}. In the first case, the machine goes into state Q010 and enters “0” in the second shift register 54, in the second case, enters “1” in the indicated register and remains in state Q011. After receiving the last information bit of the word "in state Q011", the machine either, identifying a pause indicating the end of the message, switches to the initial / final state Q100, or receives a pulse {m4}, passing to the processing state Q001 of the synchronizing preamble of the next information word or having received a pair of pulses {m1, p3}, proceeds to processing the preamble of the next control word.

Сброс третьего RS триггера 59, определяющего переход к обработке преамбулы командного слова, осуществляется по цепочке логических элементов из четвертого «И» 26, четвертого «ИЛИ» 34, одиннадцатого «И» 40, седьмого «ИЛИ» 43 и четырнадцатого «И» 45.The reset of the third RS trigger 59, which determines the transition to processing the preamble of the control word, is carried out by a chain of logical elements from the fourth “AND” 26, the fourth “OR” 34, the eleventh “AND” 40, the seventh “OR” 43 and the fourteenth “AND” 45.

Установка третьего RS триггера 59, определяющего переход к обработке преамбулы информационного слова, осуществляется по цепочке логических элементов из второго «И» 24, третьего «ИЛИ» 33 и десятого «И» 39.The installation of the third RS trigger 59, which determines the transition to the processing of the preamble of the information word, is carried out by a chain of logical elements from the second “AND” 24, the third “OR” 33 and the tenth “AND” 39.

Условие установки первого RS триггера 28, с которой начинается дешифрирование информационных бит, определяется как логическое «ИЛИ» условий на входах сброса и установки третьего триггера RS 59.The installation condition of the first RS trigger 28, with which the decoding of information bits begins, is defined as the logical "OR" of the conditions at the reset and installation inputs of the third RS 59 trigger.

Условие записи «1» в третий D триггер определяется восьмым элементом «ИЛИ» 44 как дизъюнкция состояний выходов девятого 35, двенадцатого 41 и тринадцатого 42 элементов «И».The condition for writing “1” to the third D trigger is determined by the eighth element “OR” 44 as a disjunction of the states of the outputs of the ninth 35, twelfth 41 and thirteenth 42 elements “AND”.

Приведенная на фиг.6 временная диаграмма переключений элементов предлагаемого дешифратора иллюстрирует динамику его функционирования при опорной частоте 8МГц. В представленной временной диаграмме число, начинающее имя строки, соответствует номеру элемента на фиг.1. В строке, именованной 38_cnt17, отражено состояние на первом выходе второго дешифратора 38. Активное состояние сигнала соответствует окончанию приема информационных бит и переход к дешифрированию синхронизирующей преамбулы следующего слова сообщения. На представленной временной диаграмме за командным словом следует информационное слово. Строка 55_pdata отражает состояние на параллельном выходе 55 второго сдвигового регистра 54.Shown in Fig.6 timing diagram of the switching elements of the proposed decoder illustrates the dynamics of its operation at a reference frequency of 8 MHz. In the presented time diagram, the number starting with the name of the line corresponds to the element number in FIG. The line named 38_cnt17 reflects the state at the first output of the second decoder 38. The active state of the signal corresponds to the end of the reception of information bits and the transition to decryption of the synchronizing preamble of the next message word. In the timeline presented, the control word is followed by an information word. Line 55_pdata reflects the state at the parallel output 55 of the second shift register 54.

Claims

A phase-modulated signal decoder, characterized in that it contains a reference frequency generator and a common reset, a first integrator that includes a first D trigger, the information input of which is the information input of the integrator, the first shift register, the majority element, the direct and inverse outputs of which are connected respectively to the information input and the synchronous reset input of the first shift register, and the inputs are connected to the output of the first trigger, the low-order output of the first shift register and info the integrator’s input, the first “I” element, the inputs of which are connected to the inverse output of the majority element and the high-order output of the first shift register, and the output is connected to the input of the second D trigger, the output of which is the gate input of the integrator, the first counter, whose account resolution input is connected to the high-order output of the first shift register, and the synchronous reset input is connected to the inverse output of the majority element, the first decoder, the two-bit information input of which is connected nen with the outputs of the two upper bits of the first counter, and the outputs of the said decoder are connected to the information inputs of the first, second, third and fourth bits of the register, the outputs of which are the first, second, third and fourth information outputs of the integrator, the register enable input is connected to the output of the first element "And", and the input of the synchronous reset of the register is the input of the synchronous reset of the first integrator, the second integrator is identical to the first, information inputs of the first and second integrators are, respectively, the first and second inputs of the decoder, while the third (identical to the first and second) integrator is additionally introduced into the decoder, the information input of which is connected to the inverse output of the first OR element, the inputs of which are connected to the first and second inputs of the decoder, and also introduced the second element "OR", the inputs of which are connected to the information outputs of the third integrator, the second element "AND", the inputs of which are connected to the first information output of the first integrator and the third information the second output of the second integrator, the third AND element, the inputs of which are connected to the output of the second OR element and the third information output of the first integrator, the fourth I element, whose inputs are connected to the third information output of the first integrator and the first information output of the second integrator, a multiplexer, the first and second information inputs of which are connected to the gate outputs of the second and first integrators, respectively, the first RS trigger, the output of which is connected to the synchronous reset input t an integrator, the fifth “I” element, the inputs of which are connected to the first information output of the first integrator, the third information output of the second integrator and the output of the first RS trigger, the sixth “I” element, the inputs of which are connected to the output of the first RS trigger and the fourth information output of the first integrator , the seventh element "And", the inputs of which are connected to the output of the first RS trigger, the third information output of the first integrator and the first information output of the second integrator, the eighth element "And", input s which are connected to the output of the first RS trigger and the fourth information output of the second integrator, the third OR element, the inputs of which are connected to the output of the second AND element and the fourth information output of the second integrator, the fourth OR element, the inputs of which are connected to the fourth output element "And" and the fourth information output of the first integrator, the ninth element "And", the inputs of which are connected to the output of the multiplexer and the first information outputs of the first and second integrators, the fifth element "OR the inputs of which are connected to the outputs of the fifth and sixth elements “And”, as well as to the second information output of the first integrator, the sixth element “OR”, the inputs of which are connected to the outputs of the seventh and eighth elements “And” and the second information output of the second integrator, the second decoder , the tenth element "AND", the inputs of which are connected to the output of the third element "OR", the gate output of the second integrator and the first output of the second decoder, the eleventh element "AND", the inputs of which are connected to the output of the fourth element OR ”and the first output of the second decoder, the twelfth element“ AND ”, the inputs of which are connected to the gate output of the first integrator and the output of the fifth element“ OR ”, the thirteenth element“ AND ”, the inputs of which are connected to the strobe output of the second integrator and the output of the sixth element“ OR ” ", The seventh OR element, the inputs of which are connected to the outputs of the third and eleventh AND elements, the eighth OR element, whose inputs are connected to the outputs of the ninth, twelfth and thirteenth AND elements, the fourteenth AND element, inputs which is connected to the gate output of the first integrator and the output of the seventh OR element, the ninth OR element, whose inputs are connected to the outputs of the tenth and fourteenth AND elements, the third D trigger, the information input of which is connected to the output of the eighth OR element, and the output is connected to the inputs of the synchronous reset of the first and second integrators, as well as to the same input of the first RS trigger, the second RS trigger, the inputs of the synchronous installation and reset of which are connected respectively to the outputs of the twelfth and thirteenth about the “AND” elements, and the output is connected to the control input of the multiplexer, the second counter, the synchronous reset input of which is connected to the output of the ninth “OR” element, the count resolution input is connected to the output of the third D trigger, and the output is connected to the information input of the second decoder, fifteenth element "I", the inputs of which are connected to the second output of the second decoder and the output of the third D trigger, and the output is connected to the information input of the fourth D trigger, the output of which is the gate output of the decoder, sixteenth element “I”, the input of which is connected to the output of the third D trigger, and the inverse input is connected to the second output of the second decoder, the second shift register, the information input of which is connected to the output of the second RS trigger, the shift enable input is connected to the output of the sixteenth element “And”, and the output is an informational output of the decoder, the seventeenth AND element, the inputs of which are connected to the outputs of the third D and second RS triggers, a counting trigger, the counting input of which is connected to the output of the seventeenth AND element, the synchronous input the reset is connected to the output of the first RS trigger, and the output is the first output of the state of the decoder, the third RS trigger, the inputs of the synchronous installation and synchronous reset of which are connected, respectively, to the outputs of the tenth and fourteenth elements "And", and the output is the second output of the state of the decoder, the synchronization inputs of all triggers, counters and registers are connected to the output of the reference frequency of the generator, similarly the inputs of the asynchronous reset of triggers, counters and registers are connected to the output of the general reset of the generator.