RU2445678C1 - Device to sort binary numbers - Google Patents

Device to sort binary numbers Download PDF

Info

Publication number
RU2445678C1
RU2445678C1 RU2011103407/08A RU2011103407A RU2445678C1 RU 2445678 C1 RU2445678 C1 RU 2445678C1 RU 2011103407/08 A RU2011103407/08 A RU 2011103407/08A RU 2011103407 A RU2011103407 A RU 2011103407A RU 2445678 C1 RU2445678 C1 RU 2445678C1
Authority
RU
Russia
Prior art keywords
input
output
read
memory
binary number
Prior art date
Application number
RU2011103407/08A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев (RU)
Дмитрий Васильевич Андреев
Исаак Павлович Гринберг (RU)
Исаак Павлович Гринберг
Original Assignee
Закрытое акционерное общество "ИВЛА-ОПТ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Закрытое акционерное общество "ИВЛА-ОПТ" filed Critical Закрытое акционерное общество "ИВЛА-ОПТ"
Priority to RU2011103407/08A priority Critical patent/RU2445678C1/en
Application granted granted Critical
Publication of RU2445678C1 publication Critical patent/RU2445678C1/en

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: information technologies.
SUBSTANCE: device comprises n-1 permanent memories, n-1 registers and 2n-2 inverters and is made as capable to sort n m-digit binary numbers set by binary signals, and also as capable to recognize the sorted numbers based on the principle of "duplicate - non duplicate".
EFFECT: expansion of functional capabilities due to correct recognition of the variable x1=0.
2 tbl, 2 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны устройства сортировки двоичных чисел, задаваемых двоичными сигналами, выполняющие сортировку n m-разрядных двоичных чисел (см., например, патент РФ 2300136, кл. G06F 7/06, 2007 г.).Known devices for sorting binary numbers defined by binary signals that perform sorting of n m-bit binary numbers (see, for example, RF patent 2300136, class G06F 7/06, 2007).

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сортировки двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется распознавание сортируемых чисел по принципу «дубликат - не дубликат».The reason that impedes the achievement of the technical result indicated below when using known binary number sorting devices includes limited functionality, due to the fact that the sorted numbers are not recognized according to the principle “duplicate - not duplicate”.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство сортировки двоичных чисел (патент РФ 2346321, кл. G06F 7/06, 2009 г.), которое содержит n-1 постоянных запоминающих устройств, n-1 регистров и выполняет сортировку n m-разрядных двоичных чисел, задаваемых двоичными сигналами, а также распознавание сортируемых чисел (многозначных переменных) по принципу «дубликат - не дубликат».The closest device of the same purpose to the claimed invention in terms of features is a binary number sorting device adopted as a prototype (RF patent 2346321, CL G06F 7/06, 2009), which contains n-1 read-only memory devices, n-1 registers and performs sorting of n m-bit binary numbers specified by binary signals, as well as recognition of sorted numbers (multi-valued variables) according to the “duplicate - not duplicate” principle.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, не позволяющие правильно распознать переменную x1=0, поскольку она всегда маркируется как дубликат.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality that does not allow the variable x 1 = 0 to be recognized correctly, since it is always marked as a duplicate.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения правильного распознавания переменной x1=0 при распознавании сортируемых m-разрядных двоичных чисел x1, …, xn, задаваемых двоичными сигналами, по принципу «дубликат - не дубликат».The technical result of the invention is the expansion of functionality by ensuring the correct recognition of the variable x 1 = 0 when recognizing sortable m-bit binary numbers x 1 , ..., x n defined by binary signals, on the principle of "duplicate - not duplicate".

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сортировки двоичных чисел, содержащем n-1 постоянных запоминающих устройств и n-1 регистров, k-й

Figure 00000001
выход i-го
Figure 00000002
постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом сброса, входом записи и p-м
Figure 00000003
выходом соответственно к первому, второму настроечным входам устройства сортировки двоичных чисел и p-му адресному входу i-го постоянного запоминающего устройства, (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства соединен с (m+k+1)-м адресным входом последующего постоянного запоминающего устройства, а (2m+2)-й адресный вход первого постоянного запоминающего устройства подключен к маркерному входу устройства сортировки двоичных чисел, k-й информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+k+1)-м адресным входом первого, первым - m-м выходами i-го и (m+2)-м - (2m+1)-м выходами (n-1)-го постоянных запоминающих устройств, особенность заключается в том, что в него дополнительно введены 2n-2 инверторов, вход и выход i-го инвертора соединены соответственно с (m+1)-м выходом i-го постоянного запоминающего устройства и объединенными (m+1)-м входом i-го регистра, i-м маркерным выходом устройства сортировки двоичных чисел, вход и выход (n+l-1)-гo
Figure 00000004
инвертора подключены соответственно к (2m+2)-му выходу l-го и (2m+2)-му адресному входу (l+1)-го постоянных запоминающих устройств, а вход и выход (2n-2)-го инвертора соединены соответственно с (2m+2)-м выходом (n-1)-го постоянного запоминающего устройства и n-м маркерным выходом устройства сортировки двоичных чисел.The specified technical result in the implementation of the invention is achieved by the fact that in the device for sorting binary numbers containing n-1 read-only memory devices and n-1 registers, k-th
Figure 00000001
i-th output
Figure 00000002
read-only memory device is connected to the k-th input of the i-th register connected to the reset input, recording input and p-th
Figure 00000003
the output, respectively, to the first, second training inputs of the binary number sorting device and the pth address input of the i-th read-only memory, the (m + k + 1) -th output of each previous read-only memory is connected to (m + k + 1) - the address input of the subsequent read-only memory device, and the (2m + 2) -th address input of the first read-only memory device is connected to the marker input of the binary number sorting device, the k-th information input, the i-th and nth groups of the first - m-th the outputs of which are connected respectively Actually with the (m + k + 1) -th address input of the first, the first - the m-th outputs of the i-th and (m + 2) -m - (2m + 1) -th outputs of the (n-1) -th constant storage devices, the peculiarity lies in the fact that 2n-2 inverters are additionally introduced into it, the input and output of the i-th inverter are connected respectively to the (m + 1) -th output of the i-th permanent storage device and the combined (m + 1) -m input of the i-th register, i-th marker output of the binary number sorting device, input and output (n + l-1) -go
Figure 00000004
inverters are connected respectively to the (2m + 2) -th output of the l-th and (2m + 2) -th address input of the (l + 1) -th read-only memory devices, and the input and output of the (2n-2) -th inverter are connected, respectively with the (2m + 2) -th output of the (n-1) -th read-only memory device and the nth marker output of the binary number sorting device.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого устройства сортировки двоичных чисел и временные диаграммы, поясняющие его работу.Figure 1 and figure 2 are respectively a diagram of the proposed device for sorting binary numbers and timing diagrams explaining its operation.

Устройство сортировки двоичных чисел содержит постоянные запоминающие устройства 11, …, 1n-1, регистры 21, …, 2n-1 и инверторы 31, …, 32n-2, причем k-й

Figure 00000005
выход устройства 1i
Figure 00000006
соединен с k-м входом регистра 2i, подключенного входом сброса, входом записи и p-м
Figure 00000007
выходом соответственно к первому, второму настроечным входам устройства сортировки двоичных чисел и p-му адресному входу устройства 1i, (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства соединен с (m+k+1)-м адресным входом последующего постоянного запоминающего устройства, а (2m+2)-й адресный вход устройства 11 подключен к маркерному входу устройства сортировки двоичных чисел, k-й информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+k+1)-м адресным входом устройства 11, первым - m-м выходами устройства 1i и (m+2)-м - (2m+1)-м выходами устройства ln-1, вход и выход инвертора 3i соединены соответственно с (m+1)-м выходом устройства 1i и объединенными (m+1)-м входом регистра 2i, i-м маркерным выходом устройства сортировки двоичных чисел, вход и выход инвертора
Figure 00000008
подключены соответственно к (2m+2)-му выходу устройства 1l и (2m+2)-му адресному входу устройства 1l+1, а вход и выход инвертора 32n-2 соединены соответственно с (2m+2)-м выходом устройства ln-1 и n-м маркерным выходом устройства сортировки двоичных чисел.The binary number sorting device comprises read-only memory devices 1 1 , ..., 1 n-1 , registers 2 1 , ..., 2 n-1 and inverters 3 1 , ..., 3 2n-2 , with the kth
Figure 00000005
device output 1 i
Figure 00000006
connected to the kth input of register 2 i connected to the reset input, recording input and pth
Figure 00000007
the output, respectively, to the first, second training inputs of the binary number sorting device and the p-th address input of the device 1 i , (m + k + 1) -th output of each previous permanent storage device is connected to the (m + k + 1) -th address input subsequent permanent storage device, and the (2m + 2) -th address input of device 1 1 is connected to the marker input of the binary number sorting device, the k-th information input, the i-th and n-th groups of the first - m-th outputs of which are connected respectively with the (m + k + 1) -th address input of the device 1 1 , the first - the m-th output Odes of the device 1 i and (m + 2) -m - (2m + 1) -th outputs of the device l n-1 , the input and output of the inverter 3 i are connected respectively to the (m + 1) -m output of the device 1 i and combined ( m + 1) -th input of the register 2 i , i-th marker output of the binary number sorting device, input and output of the inverter
Figure 00000008
are connected respectively to the (2m + 2) -th output of the device 1 l and (2m + 2) -th address input of the device 1 l + 1 , and the input and output of the inverter 3 2n-2 are connected respectively to the (2m + 2) -th output devices l n-1 and nth marker output of the binary number sorting device.

Работа предлагаемого устройства сортировки двоичных чисел осуществляется следующим образом. На его первый, второй настроечные входы подаются соответственно импульсные сигналы y1, y2∈{0,1} (фиг.2), причем период Т сигнала y2 должен удовлетворять условию T>Δt, где Δt=τ2+(n-1)τ1, a τ1 и τ2 есть длительности задержек, вносимых соответственно устройством 1i и регистром 2i (i∈{1, …,n-1}). Синхронно с передним фронтом импульса сигнала y1 и передними фронтами первого, …, (n-1)-го импульсов сигнала y2 на m информационных входов предлагаемого устройства последовательно подаются соответственно первый и второй, …, n-й наборы m произвольных двоичных сигналов, задающие m-разрядные двоичные числа х1 и х2, …, xn соответственно (фиг.2). Синхронно с передним фронтом импульса сигнала y1 и передними фронтами первого, …, (n-1)-го импульсов сигнала y2 на маркерный вход предлагаемого устройства последовательно подаются соответственно первый и второй, …, n-й двоичные сигналы, задающие нулевые маркерные биты. Обнуление выходных сигналов регистра 2i и загрузка в него данных происходят соответственно по высокому уровню сигнала на входе сброса (сигнала y1) и по положительному перепаду (из «0» в «1») сигнала на входе записи (сигнала y2). В устройстве 1i q-я

Figure 00000009
ячейка с адресом
Figure 00000010
содержит (2m+2)-разрядный двоичный код
Figure 00000011
в котором
Figure 00000012
,
Figure 00000013
Figure 00000014
при
Figure 00000015
и
Figure 00000016
или am=0 и
Figure 00000017
, dm=1 при
Figure 00000018
и
Figure 00000017
или am=0 и
Figure 00000019
, в остальных случаях
Figure 00000020
и dm=0. Тогда m-разрядные двоичные числа, задаваемые двоичными сигналами на первом, …, m-м и (m+2)-м, …, (2m+1)-м выходах устройства 1i
Figure 00000021
, маркерные биты на выходах инверторов 3i и 3n+i-1 будут определяться соответственно рекуррентными выражениямиThe work of the proposed device for sorting binary numbers is as follows. Pulse signals y 1 , y 2 ∈ {0,1} are supplied to its first and second tuning inputs (Fig. 2), and the period T of signal y 2 must satisfy the condition T> Δt, where Δt = τ 2 + (n- 1) τ 1 , a τ 1 and τ 2 are the durations of delays introduced by device 1 i and register 2 i, respectively (i∈ {1, ..., n-1}). Synchronously with the leading edge of the signal pulse y 1 and the leading edges of the first, ..., (n-1) -th pulse of the signal y 2, the first and second, ..., nth sets of m arbitrary binary signals are sequentially fed to the m information inputs of the proposed device, defining m-bit binary numbers x 1 and x 2 , ..., x n, respectively (figure 2). Synchronously with the leading edge of the signal pulse y 1 and the leading edges of the first, ..., (n-1) -th pulse of the signal y 2, the first and second, ..., nth binary signals that specify zero marker bits are sequentially fed to the marker input of the proposed device . The zeroing of the output signals of register 2 i and the loading of data into it occur according to the high level of the signal at the reset input (signal y 1 ) and the positive difference (from "0" to "1") of the signal at the recording input (signal y 2 ). In device 1 i q
Figure 00000009
cell with address
Figure 00000010
contains (2m + 2) -bit binary code
Figure 00000011
wherein
Figure 00000012
,
Figure 00000013
Figure 00000014
at
Figure 00000015
and
Figure 00000016
or a m = 0 and
Figure 00000017
, d m = 1 for
Figure 00000018
and
Figure 00000017
or a m = 0 and
Figure 00000019
, in other cases
Figure 00000020
and d m = 0. Then m-bit binary numbers defined by binary signals at the first, ..., mth and (m + 2) -m, ..., (2m + 1) -m outputs of the device 1 i
Figure 00000021
, the marker bits at the outputs of the inverters 3 i and 3 n + i-1 will be determined respectively by recurrence expressions

Figure 00000022
Figure 00000022

Figure 00000023
Figure 00000023

гдеWhere

Figure 00000024
Figure 00000025
Figure 00000024
Figure 00000025

Здесь символами ∨, · и &, * обозначены операции max, min и И, ИЛИ;

Figure 00000026
есть номер момента времени tj (фиг.2); Vi0=0; W0j=хj≥0; vi0=w0j=0. В представленной ниже таблице 1 приведены значения выражений (1) при n=4.Here the symbols ∨, · and &, * denote the operations max, min and AND, OR;
Figure 00000026
there is the number of time t j (figure 2); V i0 = 0; W 0j = x j ≥0; v i0 = w 0j = 0. The following table 1 shows the values of the expressions (1) at n = 4.

Таблица 1Table 1 V11=x1 V 11 = x 1 V12=x1∨x2 V 12 = x 1 ∨x 2 V13=x1∨x2∨x3 V 13 = x 1 ∨x 2 ∨x 3 V14=x1∨x2∨x3∨x4 V 14 = x 1 ∨x 2 ∨x 3 ∨x 4 W11=0W 11 = 0 W12=x1x2 W 12 = x 1 x 2 W13=x1x3∨x2x3 W 13 = x 1 x 3 ∨x 2 x 3 W14=x1x4∨x2x4∨x3x4 W 14 = x 1 x 4 ∨x 2 x 4 ∨x 3 x 4 V21=0V 21 = 0 V22=x1x2 V 22 = x 1 x 2 V23=x1x2∨x1x3∨x2x3 V 23 = x 1 x 2 ∨x 1 x 3 ∨x 2 x 3 V24=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4 V 24 = x 1 x 2 ∨x 1 x 3 ∨x 1 x 4 ∨x 2 x 3 ∨x 2 x 4 ∨x 3 x 4 W21=0W 21 = 0 W22=0W 22 = 0 W23=x1x2x3 W 23 = x 1 x 2 x 3 W24=x1x2x4∨x1x3x4∨x2x3x4 W 24 = x 1 x 2 x 4 ∨x 1 x 3 x 4 ∨x 2 x 3 x 4 V31=0V 31 = 0 V32=0V 32 = 0 V33=x1x2x3 V 33 = x 1 x 2 x 3 V34=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4 V 34 = x 1 x 2 x 3 ∨x 1 x 2 x 4 ∨x 1 x 3 x 4 ∨x 2 x 3 x 4 W31=0W 31 = 0 W32=0W 32 = 0 W33=0W 33 = 0 W34=x1x2x3x4 W 34 = x 1 x 2 x 3 x 4

В таблице 2 приведены значения выражений (1) и (2), когда x1=c=0, x2=b, х3=а, x4=b и a>b>c.Table 2 shows the values of expressions (1) and (2) when x 1 = c = 0, x 2 = b, x 3 = a, x 4 = b and a>b> c.

Таблица 2table 2 jj W0j W 0j V1j V 1j v1j v 1j W1j W 1j w1j w 1j V2j V 2j v2j v 2j W2j W 2j w2j w 2j V3j V 3j v3j v 3j W3j W 3j w3j w 3j 1one сfrom сfrom 00 00 1one 00 00 00 1one 00 00 00 1one 22 bb bb 00 сfrom 00 сfrom 00 00 1one 00 00 00 1one 33 аbut аbut 00 bb 00 bb 00 сfrom 00 сfrom 00 00 1one 4four bb аbut 00 bb 00 bb 00 bb 1one bb 1one сfrom 00

С учетом данных, приведенных в таблице 1, нетрудно вывести непосредственное выражение, определяющее m-разрядное двоичное число, задаваемое двоичными сигналами на g-й

Figure 00000027
группе m выходов предлагаемого устройства при j=n:Based on the data given in table 1, it is easy to derive a direct expression defining an m-bit binary number specified by binary signals on the gth
Figure 00000027
group m outputs of the proposed device with j = n:

Figure 00000028
Figure 00000028

где хs1≠…≠хsg∈{х1, …, хn};

Figure 00000029
есть количество неповторяющихся фрагментов xs1…xsg, определяемое как число сочетаний из n по g. При g=n+1-r выражение (3) совпадает с видом поисковой функции (функция (6.7) на стр.117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм выбора из множества {х1, …, хn} элемента х(r) заданного ранга r∈{1, …, xn} (x(1)≤…≤x(n); {x(1)}∪…∪{x(n)}={x1, …, xn}). Таким образом, имеем V1n=x(n), …, V(n-1)n=x(2), W(n-1)n=x(1) то есть предлагаемое устройство выполняет сортировку m-разрядных двоичных чисел х1, …, хn. При этом согласно таблице 2 предлагаемое устройство распознает сортируемые числа по принципу «дубликат - не дубликат» (дубликат маркируется единичным маркерным битом).where x s1 ≠ ... ≠ x sg ∈ {x 1 , ..., x n };
Figure 00000029
there is the number of non-repeating fragments x s1 ... x sg , defined as the number of combinations of n by g. For g = n + 1-r, expression (3) coincides with the form of the search function (function (6.7) on p. 117 in the book Levin V.I. Infinite-valued logic in cybernetics problems. M: Radio and communication, 1982) , which implements an algorithm for choosing from the set {x 1 , ..., x n } an element x (r) of a given rank r∈ {1, ..., x n } (x (1) ≤ ... ≤x (n) ; {x (1 ) } ∪ ... ∪ {x (n) } = {x 1 , ..., x n }). Thus, we have V 1n = x (n) , ..., V ( n-1) n = x (2) , W (n-1) n = x (1) that is, the proposed device sorts m-bit binary numbers x 1 , ..., x n . Moreover, according to table 2, the proposed device recognizes sortable numbers according to the principle “duplicate - not duplicate” (the duplicate is marked with a single marker bit).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сортировки двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает правильное распознавание переменной х1=0 при распознавании сортируемых m-разрядных двоичных чисел x1, …, xn, задаваемых двоичными сигналами, по принципу «дубликат - не дубликат».The above information allows us to conclude that the proposed device for sorting binary numbers has a wider functionality compared to the prototype, as it provides the correct recognition of the variable x 1 = 0 when recognizing sortable m-bit binary numbers x 1 , ..., x n defined by binary signals, on the principle of "duplicate - not duplicate."

Claims (1)

Устройство сортировки двоичных чисел, содержащее n-1 постоянных запоминающих устройств и n-1 регистров, причем k-й
Figure 00000001
выход i-го
Figure 00000002
постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом сброса, входом записи и р-м
Figure 00000003

выходом соответственно к первому, второму настроечным входам устройства сортировки двоичных чисел и р-му адресному входу i-го постоянного запоминающего устройства, (m+k+l)-й выход каждого предыдущего постоянного запоминающего устройства соединен с (m+k+l)-м адресным входом последующего постоянного запоминающего устройства, а (2m+2)-й адресный вход первого постоянного запоминающего устройства подключен к маркерному входу устройства сортировки двоичных чисел, k-й информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+k+l)-м адресным входом первого, первым - m-м выходами i-го и (m+2)-м - (2m+1)-м выходами (n-l)-гo постоянных запоминающих устройств, отличающееся тем, что в него дополнительно введены 2n-2 инверторов, вход и выход i-го инвертора соединены соответственно с (m+1)-м выходом i-го постоянного запоминающего устройства и объединенными (m+1)-м входом i-го регистра, i-м маркерным выходом устройства сортировки двоичных чисел, вход и выход (n+l-1)-го
Figure 00000030
инвертора подключены соответственно к (2m+2)-му выходу l-го и (2m+2)-му адресному входу (l+1)-го постоянных запоминающих устройств, а вход и выход (2n-2)-го инвертора соединены соответственно с (2m+2)-м выходом (n-1)-гo постоянного запоминающего устройства и n-м маркерным выходом устройства сортировки двоичных чисел. A binary number sorting device comprising n-1 read-only memory devices and n-1 registers, the kth
Figure 00000001
i-th output
Figure 00000002
read-only memory device is connected to the k-th input of the i-th register connected to the reset input, recording input and rm
Figure 00000003

the output, respectively, to the first, second training inputs of the binary number sorting device and the rth address input of the i-th read-only memory, the (m + k + l) -th output of each previous read-only memory is connected to (m + k + l) - the address input of the subsequent read-only memory, and the (2m + 2) -th address input of the first read-only memory is connected to the marker input of the binary number sorting device, the k-th information input, the i-th and nth groups of the first - m-th the outputs of which are connected respectively essentially with the (m + k + l) -th address input of the first, the first - the m-th outputs of the i-th and (m + 2) -m - (2m + 1) -th outputs of the (nl) -th permanent storage devices, characterized in that 2n-2 inverters are additionally introduced into it, the input and output of the i-th inverter are connected respectively to the (m + 1) -th output of the i-th permanent storage device and the combined (m + 1) -th input of the i-th register, i-th output of the binary number sorting device, input and output of the (n + l-1) -th
Figure 00000030
inverters are connected respectively to the (2m + 2) -th output of the l-th and (2m + 2) -th address input of the (l + 1) -th read-only memory devices, and the input and output of the (2n-2) -th inverter are connected, respectively with the (2m + 2) -th output of the (n-1) -th permanent storage device and the nth marker output of the binary number sorting device.
RU2011103407/08A 2011-01-31 2011-01-31 Device to sort binary numbers RU2445678C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2011103407/08A RU2445678C1 (en) 2011-01-31 2011-01-31 Device to sort binary numbers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2011103407/08A RU2445678C1 (en) 2011-01-31 2011-01-31 Device to sort binary numbers

Publications (1)

Publication Number Publication Date
RU2445678C1 true RU2445678C1 (en) 2012-03-20

Family

ID=46030278

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011103407/08A RU2445678C1 (en) 2011-01-31 2011-01-31 Device to sort binary numbers

Country Status (1)

Country Link
RU (1) RU2445678C1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319421A1 (en) * 1987-12-02 1989-06-07 ETAT FRANCAIS représenté par le Ministre Délégué des Postes et Télécommunications Binary comparator and binary number sorting operator
RU2264645C1 (en) * 2004-06-15 2005-11-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for sorting binary numbers
RU2300136C1 (en) * 2005-12-23 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for sorting binary numbers
RU2346321C1 (en) * 2007-07-13 2009-02-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary code sorting device
RU2383052C2 (en) * 2007-12-25 2010-02-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for sorting binary numbers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319421A1 (en) * 1987-12-02 1989-06-07 ETAT FRANCAIS représenté par le Ministre Délégué des Postes et Télécommunications Binary comparator and binary number sorting operator
RU2264645C1 (en) * 2004-06-15 2005-11-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for sorting binary numbers
RU2300136C1 (en) * 2005-12-23 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for sorting binary numbers
RU2346321C1 (en) * 2007-07-13 2009-02-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Binary code sorting device
RU2383052C2 (en) * 2007-12-25 2010-02-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for sorting binary numbers

Similar Documents

Publication Publication Date Title
US11915116B2 (en) Arithmetic apparatus for a neural network
RU2649296C1 (en) Comparator of binary numbers
RU2445678C1 (en) Device to sort binary numbers
RU2393526C2 (en) Comparator of binary numbers
RU2363037C1 (en) Device for comparing binary numbers
RU2346321C1 (en) Binary code sorting device
RU2300136C1 (en) Device for sorting binary numbers
RU2419174C1 (en) Device of controlled cyclic shift
CN111130537A (en) Configurable monostable weak physical unclonable function circuit
RU2300137C1 (en) Majority module
JP2015162257A (en) Reconfigurable content addressable memory
RU2300135C1 (en) Device for selecting the greater one of two binary numbers
RU2298220C1 (en) Device for comparing binary numbers
RU2383052C2 (en) Device for sorting binary numbers
RU2757832C1 (en) Binary number comparator
RU2324971C1 (en) Binary data comparator
RU2504825C1 (en) Device for comparing binary numbers
RU2363034C1 (en) Device for selecting greater of two binary numbers
RU2675301C1 (en) Binary numbers selection device
RU2703352C1 (en) Device for selecting binary numbers
RU2378691C1 (en) Information search device
RU2353966C1 (en) Binary digits comparison device
RU2363035C1 (en) Device for comparing binary numbers
Li Generalization of k-means related algorithms
RU2300130C1 (en) Device for selecting the lesser one of two binary numbers

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20130201