RU2387000C1 - Three-channel standby control system - Google Patents
Three-channel standby control system Download PDFInfo
- Publication number
- RU2387000C1 RU2387000C1 RU2008135561/09A RU2008135561A RU2387000C1 RU 2387000 C1 RU2387000 C1 RU 2387000C1 RU 2008135561/09 A RU2008135561/09 A RU 2008135561/09A RU 2008135561 A RU2008135561 A RU 2008135561A RU 2387000 C1 RU2387000 C1 RU 2387000C1
- Authority
- RU
- Russia
- Prior art keywords
- group
- inputs
- module
- outputs
- output
- Prior art date
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
Изобретение относится к области вычислительной техники и может использоваться при построении высоконадежных вычислительных управляющих систем, предназначенных для приема информации от абонентов, обработку принятой информации и выдачу результирующей информации абоненту.The invention relates to the field of computer engineering and can be used in the construction of highly reliable computing control systems designed to receive information from subscribers, process received information and provide the resulting information to the subscriber.
Известна информационно-управляющая система [1], которая содержит объединенные соответствующими связями три электронно-вычислительные машины, две магистрали информационного обмена локальной сети, шесть адаптеров локальной сети, два устройства отображения графической информации, три ОЗУ, три ПЗУ, клавиатуру, координатно-указательное устройство, три системные интерфейсные магистрали, адаптер устройства отображения графической информации, два адаптера интерфейса ПЗУ, три адаптера резервированного канала.Known information management system [1], which contains three electronic computers connected by appropriate connections, two LAN communication lines, six LAN adapters, two graphic information display devices, three RAM, three ROMs, a keyboard, and a pointing device , three system interface lines, an adapter for a graphic information display device, two ROM interface adapters, three redundant channel adapters.
Недостатком данной информационно-управляющей системы является недостаточная надежность системы.The disadvantage of this information management system is the lack of reliability of the system.
Известна компьютерная система [2], исправляющая одиночную ошибку, которая содержит первый системный модуль с первым процессором, с шиной первого процессора и первой шиной I/O (входа/выхода), второй системный модуль со вторым процессором, с шиной второго процессора и второй шиной I/O, третий системный модуль с третьим процессором, с шиной третьего процессора и третьей шиной I/O, причем первый модуль системы включает первую память, первый процессор, первый блок управления I/O, первый мост, сравнивающий данные первой процессорной шины с данными второй и третьей процессорных шин, причем первый выход первого модуля соединен с первыми входами второго и третьего модуля, первый выход которого соединен с первым входом первого модуля и вторым входом второго модуля, первый выход которого соединен со вторыми входами первого и третьего модуля, причем в каждом модуле память соединена с процессором, процессор соединен с мостом, мост соединен с блоком управления I/O, выход которого является вторым выходом модуля, причем второй модуль системы включает вторую память, второй процессор, второй блок управления I/O, второй мост, сравнивающий данные второй процессорной шины с данными первой и третьей процессорных шин, причем третий модуль системы включает третью память, третий процессор, третий блок управления I/O, третий мост, сравнивающий данные третьей процессорной шины с данными первой и второй процессорных шин. Описанное устройство как наиболее близкое к предполагаемому принято за прототип и представлено на фиг.1, 2.A known computer system [2], correcting a single error, which contains a first system module with a first processor, with a bus of the first processor and the first I / O bus (input / output), a second system module with a second processor, with a bus of the second processor and a second bus I / O, a third system module with a third processor, with a third processor bus and a third I / O bus, the first system module comprising a first memory, a first processor, a first I / O control unit, a first bridge comparing data of the first processor bus with data second second and third processor buses, the first output of the first module connected to the first inputs of the second and third module, the first output of which is connected to the first input of the first module and the second input of the second module, the first output of which is connected to the second inputs of the first and third module, each the memory module is connected to the processor, the processor is connected to the bridge, the bridge is connected to the I / O control unit, the output of which is the second output of the module, the second module of the system including the second memory, the second processor, the second unit I / O equations, a second bridge comparing the data of the second processor bus with the data of the first and third processor buses, the third module of the system including the third memory, the third processor, the third I / O control unit, the third bridge comparing the data of the third processor bus with the data of the first and a second processor bus. The described device as the closest to the alleged adopted for the prototype and is presented in figure 1, 2.
Данная система не обеспечивает мажорирование двунаправленных линий и не может работать с мультиплексным каналом.This system does not provide majorization of bidirectional lines and cannot work with a multiplex channel.
Задачей изобретения является возможность мажорирования двунаправленных сигналов и введение диагностики с управлением при помощи входных сигналов на срабатывание при рассогласовании входного и выходного сигнала в течение различного количества периодов тактовой частоты системы и по различному фронту управляющих сигналов и расширение функциональных возможностей, за счет введения мультиплексного канала обмена, обеспечивающего обмен информацией с внешними устройствами по дублированной линии передачи информации в соответствии с ГОСТ Р 52070-2003.The objective of the invention is the possibility of majorization of bidirectional signals and the introduction of diagnostics with control using input signals to operate when the input and output signals are mismatched for a different number of periods of the system clock frequency and at different edges of the control signals and expand the functionality by introducing a multiplex exchange channel, providing information exchange with external devices via a duplicated information transmission line in accordance with GOST P 52070-2003.
Сущность заявляемого изобретения, возможность его осуществления и промышленного использования поясняются чертежами, представленными на фиг.3-4, где:The essence of the claimed invention, the possibility of its implementation and industrial use are illustrated by the drawings presented in figures 3-4, where:
- на фиг.3 представлена структурная схема трехканальной резервированной управляющей системы;- figure 3 presents the structural diagram of a three-channel redundant control system;
- на фиг.4 представлена функциональная схема мажоритарного устройства;- figure 4 presents the functional diagram of the majority device;
- на фиг.5 представлена временная диаграмма записи в память (ОЗУ 2, ПЗУ 14);- figure 5 presents the timing diagram of writing to memory (RAM 2, ROM 14);
- на фиг.6 представлена временная диаграмма чтения из памяти (ОЗУ 2, ПЗУ 14);- figure 6 presents the timing diagram of reading from memory (RAM 2, ROM 14);
- на фиг.7 представлена временная диаграмма формирования сигнала ошибки "64";- figure 7 presents the timing diagram of the formation of the error signal "64";
- на фиг.8 представлена временная диаграмма запуска процессора.- Fig. 8 is a timing diagram of a processor startup.
Указанные преимущества заявляемой системы перед прототипом достигаются за счет того, что в трехканальную резервированную управляющую систему, содержащую первый системный модуль А с первым 1А процессором [3], с шиной первого процессора P-bus и с первой шиной I/O (входа/выхода), второй системный модуль В со вторым 1В процессором, с шиной второго процессора P-bus и со второй шиной I/O (входа/выхода), третий системный модуль C с третьим 1C процессором, с шиной третьего процессора P-bus и с третьей шиной I/O (входа/выхода),причем модуль А системы включает первую 2А память, первый 1А процессор, первое устройство 3А приема и выдачи I/O команд, первую 4А группу мажоритарных элементов, сравнивающих данные первой процессорной шины P-bus с данными второй и третьей процессорных шин модуля В и модуля С соответственно, первый 5А генератор [4], работающий синхронно со вторым 5В генератором модуля В и с третьим 5С генератором модуля С, причем первая группа выходов группы мажоритарных элементов 4А является первой 6А группой выходов модуля А и соединена с первыми 7В и 7С группами входов модуля В и модуля С, первая 6С группа выходов которого соединена с первой 7А группой входов модуля А, соединяющейся с первой группой входов группы мажоритарных элементов 4А, и со второй 8В группой входов модуля В, первая 6В группа выходов которого соединена со вторыми 8С и 8А группами входов модуля С и модуля А, соединяющейся со второй группой входов группы мажоритарных элементов 4А, первый 9А выход с генератора 5А является первым выходом модуля А и соединен с первыми 10В и 10С входами модуля В и модуля С, первый 9С выход которого соединен с первым 10А входом модуля А и вторым 11В входом модуля В, первый 9 В выход которого соединен со вторыми 11С и 11А входами модуля С и модуля А, причем модуль В системы включает вторую 2В память, второй 1В процессор, второе 3В устройство приема и выдачи I/O команд, вторую 4В группу мажоритарных элементов, сравнивающих данные второй процессорной шины P-bus с данными первой и третьей процессорных шин модуля А и модуля С соответственно, второй 5В генератор, работающий синхронно с первым 5А генератором модуля А и с третьим 5С генератором модуля С, причем модуль С системы включает третью 2С память, третий 1C процессор, третье 3С устройство приема и выдачи I/O команд, третью 4С группу мажоритарных элементов, сравнивающих данные третьей процессорной шины P-bus с данными первой и второй процессорных шин модуля А и модуля В, третий 5С генератор, работающий синхронно с первым 5А и вторым 5В генераторами модуля А и модуля В, в каждый модуль А, В, С дополнительно введены первая 12 группа мажоритарных устройств, контроллер функциональных узлов 13 [5], ПЗУ 14, вторая 15 группа мажоритарных устройств, первое 16, второе 17, третье 18, четвертое 19 приемо-передающие устройства [6], первый 20 контроллер мультиплексного канала обмена [7], второй 21 контроллер мультиплексного канала обмена, третья 22 группа мажоритарных устройств, периферийный контроллер 23 [8], буферное ОЗУ 24, четвертая 25 группа мажоритарных устройств, шина Q-bus 26 и шина L-bus 27, которая соединена с первыми группами входов-выходов первого 20 и второго 21 контроллеров мультиплексного канала обмена, с группой входов-выходов буферного ОЗУ 24 и первой группой входов-выходов периферийного контроллера 23, вторая группа входов-выходов которого соединена с первой группой входов-выходов четвертой 25 группы мажоритарных устройств, первая группа выходов которых является второй 28А группой выходов модуля А и соединена с третьими 29В и 29С группами входов модуля В и модуля С, вторая 28С группа выходов которого соединена с третьей 29А группой входов модуля А, соединенных с первой группой входов четвертой 25А группы мажоритарных устройств, и с четвертой группой входов 30B модуля В, вторая группа выходов 28В которого соединена с четвертыми 30С, 30А группами входов модуля С и модуля А, соединенными со второй группой входов четвертой 25А группы мажоритарных устройств, вторая группа входов-выходов которого соединена с шиной Q-bus 26, группа выходов которой соединена с третьей группой входов четвертой группы 25 мажоритарных устройств, третья группа выходов которых соединена с первой группой входов периферийного контроллера 23, первый вход которого соединен со вторым выходом генератора 5 и первыми входами первой 12, второй 15, третьей 22 и четвертой 25 группами мажоритарных устройств, первым 20 и вторым 21 контроллерами мультиплексного канала обмена, контроллера функциональных узлов 13, процессора 1, первая группа входов-выходов которого соединена с первой группой входов-выходов первой 12 группы мажоритарных устройств, вторая группа входов-выходов которых соединена с первой группой входов-выходов контроллера функциональных узлов 13, с группой входов-выходов ОЗУ 2 и ПЗУ 14, группа входов которого соединена с первой группой выходов контроллера функциональных узлов 13, вторая группа входов-выходов которого соединена с группой входов-выходов шины Q-bus 26, группа выходов которой соединена с первой группой входов контроллера функциональных узлов 13, вторая группа выходов которого соединена с первой группой входов первой 12 группы мажоритарных устройств, первая группа выходов которых является третьей 31А группой выходов модуля А и соединена с пятыми 32В и 32С группами входов модуля В и модуля С, третья 31С группа выходов которых соединена с пятой 32А группой входов модуля А, соединенных со второй группой входов первой 12А группы мажоритарных устройств, и шестой 33B группой входов модуля В, третья 31В группа выходов которых соединена с шестыми 33С и 33А группами входов модуля С и модуля А, соединенной с третьей группой входов первой 12 группы мажоритарных устройств, вторая группа выходов первой 12 группы мажоритарных устройств соединена со второй группой входов контроллера функциональных узлов 13, третья группа выходов которого соединена с группой входов шины Q-bus 26, группа входов-выходов 26 которой соединена с первой группой входов-выходов второй 15 группы мажоритарных устройств, вторая группа входов-выходов которых соединена с устройством приема и выдачи I/O команд 3, первая группа выходов которого является четвертой 34 группой выходов модуля, седьмая 35 группа входов которого соединена с группой входов устройства приема и выдачи I/O команд 3, причем вторая группа выходов мажоритарных элементов 4 соединена с третьей группой входов контроллера функциональных узлов 13, четвертая группа выходов которого соединена с группой входов ОЗУ 2, причем четвертая группа входов первой 12 группы мажоритарных устройств является восьмой 36 группой входов модуля, девятая 37 группа входов которого соединена с первой группой входов второй 15 группы мажоритарных устройств, первая группа выходов которых является пятой 38А группой выходов модуля А и соединена с десятыми 39В, 39С группами входов модуля В и модуля С, пятая 38С группа выходов которого соединена с десятой 39А группой входов модуля А, соединенных со второй группой входов второй 15 группы мажоритарных устройств, и одиннадцатой 40В группой входов модуля В, пятая 38В группа выходов которого соединена с одиннадцатыми 40С и 40А группами входов модуля С и модуля А, соединенных с третьей группой входов второй 15 группы мажоритарных устройств, четвертая группа входов которого соединена с пятой группой выходов контроллера функциональных узлов 13, пятая группа входов второй 15 группы мажоритарных устройств соединена с группой выходов шины Q-bus 26 и с третьей группой входов четвертой 25 группы мажоритарных устройств, четвертая группа входов которых является двенадцатой 41 группой входов модуля, причем первая 42 двунаправленная группа входов-выходов модуля соединена с первой двунаправленной группой входов-выходов первого 16 приемо-передающего устройства, первый двунаправленный вход-выход которого соединен с первым двунаправленным входом-выходом первого 20 контроллера мультиплексного канала обмена, второй двунаправленный вход-выход которого соединен с первым двунаправленным входом-выходом второго 17 приемо-передающего устройства, первая двунаправленная группа входов-выходов которого соединена со второй 43 двунаправленной группой входов-выходов модуля, третья 44 двунаправленная группа входов-выходов которого соединена с первой двунаправленной группой входов-выходов третьего 18 приемо-передающего устройства, первый двунаправленный вход-выход которого соединен с первым входом-выходом второго 21 контроллера мультиплексного канала обмена, второй вход-выход которого соединен с первым входом-выходом четвертого 19 приемо-передающего устройства, группа входов-выходов которого является четвертой 45 группой входов-выходов модуля, причем вторые группы входов-выходов первого 20 и второго 21 контроллеров мультиплексного канала обмена соединяются с первой и второй группами входов-выходов третьей 22 группы мажоритарных устройств соответственно, первая группа выходов которого является шестой 46А группой выходов модуля А и соединяется с тринадцатыми 47В и 47С группами входов модуля В и модуля С, шестая 46С группа выходов которого соединена с тринадцатой 47А группой входов модуля А, соединенных с первой группой входов третьей 22 группы мажоритарных устройств, и с четырнадцатой 48В группой входов модуля В, шестая 46В группа выходов которого соединена с четырнадцатыми 48С и 48А группами входов модуля С и модуля А, соединенных со второй группой входов третьей 22 группы мажоритарных устройств, вторая группа выходов которых соединена со второй группой входов периферийного контроллера 23, а третья группа входов соединена с пятнадцатой 49 группой входов модуля, причем шестая группа выходов контроллера функциональных узлов 13 соединена с четвертой группой входов группы мажоритарных элементов 4, третья группа выходов которого соединена с группой входов процессора 1.The indicated advantages of the claimed system over the prototype are achieved due to the fact that a three-channel redundant control system containing the first system module A with the first 1A processor [3], with the bus of the first P-bus processor and with the first I / O (input / output) bus , the second system module B with the second 1B processor, with the bus of the second P-bus processor and with the second I / O bus (input / output), the third system module C with the third 1C processor, with the bus of the third P-bus processor and with the third bus I / O (input / output), and module A of the system includes the first 2 And the memory, the first 1A processor, the first device 3A for receiving and issuing I / O commands, the first 4A group of majority elements comparing the data of the first processor bus P-bus with the data of the second and third processor buses of module B and module C, respectively, the first 5A generator [ 4], operating synchronously with the second 5V generator of module B and with the third 5C generator of module C, the first group of outputs of the group of majority elements 4A being the first 6A group of outputs of module A and connected to the first 7B and 7C groups of inputs of module B and module C, the first 6C group the outputs of which are connected to the first 7A group of inputs of module A, connected to the first group of inputs of the group of majority elements 4A, and to the second 8B group of inputs of module B, the first 6B group of outputs of which is connected to the second 8C and 8A groups of inputs of module C and module A, connected with the second group of inputs of the group of majority elements 4A, the first 9A output from the generator 5A is the first output of module A and connected to the first 10B and 10C inputs of module B and module C, the first 9C output of which is connected to the first 10A input of module A and the second 11B input m blast B, the first 9 V output of which is connected to the second 11C and 11A inputs of module C and module A, and the module B of the system includes a second 2B memory, a second 1B processor, a second 3B device for receiving and issuing I / O commands, and a second 4B group of majority comparing the data of the second processor bus P-bus with the data of the first and third processor buses of module A and module C, respectively, the second 5B generator operating synchronously with the first 5A generator of module A and the third 5C generator of module C, and module C of the system includes a third 2C memory, third 1C ol processor, the third 3C device for receiving and issuing I / O commands, the third 4C group of majority elements comparing the data of the third processor bus P-bus with the data of the first and second processor buses of module A and module B, the third 5C generator, operating synchronously with the first 5A and the second 5B generators of module A and module B, in each module A, B, C, the first 12 groups of major devices, the controller of functional units 13 [5], ROM 14, the second 15 groups of major devices, the first 16, the second 17, the third 18 are additionally introduced fourth 19 transceivers [6], the first 20 multiplex channel controller [7], the second 21 multiplex channel controller, the third 22 group of majority devices, the peripheral controller 23 [8], the buffer RAM 24, the fourth 25 group of majority devices, the Q-bus 26 and L-bus 27, which is connected to the first groups of inputs / outputs of the first 20 and second 21 controllers of the multiplex communication channel, with a group of inputs and outputs of the buffer RAM 24 and the first group of inputs and outputs of the peripheral controller 23, the second group of inputs and outputs of which are connected to first group of the inputs and outputs of the fourth 25 group of majority devices, the first group of outputs of which is the second 28A group of outputs of module A and connected to the third 29B and 29C groups of inputs of module B and module C, the second 28C group of outputs of which is connected to the third 29A group of inputs of module A, connected to the first group of inputs of the fourth 25A group of majoritarian devices, and to the fourth group of inputs 30B of module B, the second group of outputs 28B of which is connected to the fourth 30C, 30A groups of inputs of module C and module A connected to the second group of inputs a twisted 25A group of majority devices, the second group of inputs and outputs of which is connected to the Q-bus 26, a group of outputs of which is connected to a third group of inputs of a fourth group of 25 majority devices, a third group of outputs of which is connected to a first group of inputs of a peripheral controller 23, the first input of which connected to the second output of the generator 5 and the first inputs of the first 12, second 15, third 22 and fourth 25 groups of majority devices, the first 20 and second 21 controllers of the multiplex exchange channel, the functional controller ln nodes 13, processor 1, the first group of inputs and outputs of which are connected to the first group of inputs and outputs of the first 12 group of majority devices, the second group of inputs and outputs of which is connected to the first group of inputs and outputs of the controller of functional nodes 13, with the group of RAM inputs and outputs 2 and ROM 14, the group of inputs of which is connected to the first group of outputs of the controller of the functional units 13, the second group of inputs and outputs of which is connected to the group of inputs and outputs of the Q-bus 26, the group of outputs of which is connected to the first group of inputs of the control functional unit 13, the second group of outputs of which is connected to the first group of inputs of the first 12 groups of majority devices, the first group of outputs of which is the third 31A group of outputs of module A and connected to the fifth 32B and 32C groups of inputs of module B and module C, the third 31C group of outputs which is connected to the fifth 32A group of inputs of module A, connected to the second group of inputs of the first 12A group of majority devices, and the sixth 33B group of inputs of module B, the third 31B group of outputs which is connected to the sixth 33C and 33A groups of inputs in module C and module A, connected to the third group of inputs of the first 12 group of majority devices, the second group of outputs of the first 12 group of majority devices is connected to the second group of inputs of the controller of functional units 13, the third group of outputs of which is connected to the group of inputs of the Q-bus 26, the group of inputs / outputs 26 of which is connected to the first group of inputs and outputs of the second 15 group of majority devices, the second group of inputs and outputs of which is connected to the device for receiving and issuing I / O commands 3, the first group of outputs of which is I am the fourth 34 group of outputs of the module, the seventh 35 group of inputs of which is connected to the group of inputs of the device for receiving and issuing I / O commands 3, and the second group of outputs of the
Мажоритарное устройство содержит элемент сравнения 50, мажоритарный элемент 51, первый 52 и второй 53 входы которого являются входами устройства, дешифратор 54, первый 55 мультиплексор, второй 56 мультиплексор, первый 57 выходной буфер, второй 58 выходной буфер, первый триггер 59, второй триггер 60, счетчик 61, элемент ИЛИ 62 и третий мультиплексор 63, выход которого является первым 64 выходом мажоритарного устройства, второй 65 выход которого соединен с выходом второго 56 мультиплексора, с третьим входом мажоритарного элемента 51 и первым входом первого 55 мультиплексора, выход которого соединен с первыми входами первого 57 выходного буфера и второго 58 выходного буфера, двунаправленные входы-выходы которых являются соответственно первым 66 двунаправленным входом-выходом и вторым 67 двунаправленным входом-выходом мажоритарного устройства, первая 68 группа входов которого соединена с информационными входами первого 59 и второго 60 триггеров, с первым и вторым входами дешифратора 54, первый выход которого соединен со вторым входом первого 57 выходного буфера, выход которого соединен с первыми входами элемента сравнения 50 и второго 56 мультиплексора, второй и инверсный входы которого соединены со вторым выходом дешифратора 54 и вторым входом второго 58 выходного буфера, выход которого соединен с третьим входом второго 56 мультиплексора и вторым входом элемента сравнения 50, выход которого соединен со сбросовыми входами первого 59 и второго 60 триггеров и счетчика 61, выход которого соединен с первым входом третьего 63 мультиплексора, второй вход которого соединен с выходом элемента ИЛИ 62, первый и второй входы которого соединены с выходами первого 59 и второго 60 триггеров, тактовые входы которых соединены с тактовым входом счетчика 61 и являются тактовым входом 69 мажоритарного устройства, вторая группа входов 70 которого соединена с третьим и инверсным входами третьего 63 мультиплексора и со вторым и инверсным входами первого 55 мультиплексора, третий вход которого соединен с выходом мажоритарного элемента 51.The majority device contains a
Предлагаемая система состоит из трех однотипных резервных каналов, которые обозначаются литерами А, В, С (фиг.3), соединенных мажоритарными связями. Мажоритарные элементы 4 каналов резервирования и мажоритарные устройства 12, 15, 22, 25 работают по принципу голосования «два из трех».The proposed system consists of three of the same type of backup channels, which are indicated by the letters A, B, C (figure 3), connected by majority bonds. The majority elements of the 4 redundancy channels and the majority devices 12, 15, 22, 25 operate on the principle of two out of three voting.
В системе используются следующие интерфейсные шины для обмена информацией между функциональными устройствами (ФУ):The system uses the following interface buses to exchange information between functional devices (FUs):
- шина процессора - P-bus;- processor bus - P-bus;
- локальная шина устройств ввода-вывода (УВВ) - L-bus 27;- local bus of input-output devices (I / O) - L-bus 27;
- межмодульная шина - Q-bus 26.- intermodular bus - Q-bus 26.
Шина процессора - шина P-bus - представляет собой функциональный узел параллельного интерфейса, реализованный в составе процессора.The processor bus - the P-bus - is a functional unit of the parallel interface implemented in the processor.
К шине P-bus подключены: процессор 1, память 2, 14, контроллер функциональных узлов 13 (КФУ). По шине P-bus процессор 1 осуществляет программный доступ к памяти 2, 14 и к КФУ 13. По шине P-bus на процессор 1 поступают запросы на прерывания (первая группа входов).Connected to the P-bus: processor 1, memory 2, 14, functional unit controller 13 (KFU). On the P-bus bus, processor 1 provides programmatic access to memory 2, 14 and to KFU 13. On the P-bus, processor 1 receives interrupt requests (the first group of inputs).
Локальная шина УВВ - шина L-bus 27 представляет собой функциональный узел, реализованный в составе устройств ввода-вывода. К шине L-bus подключены: периферийный контроллер, контроллеры узлов ввода-вывода и БОЗУ 24.Local air-to-air bus - L-bus 27 is a functional unit implemented as part of input-output devices. Connected to the L-bus: peripheral controller, controllers of input-output nodes and BOSU 24.
Межмодульная шина - Q-bus 26 (ГОСТ Р 52070-2003) - представляет собой функциональный узел параллельного интерфейса, реализованный в составе системы.The inter-module bus - Q-bus 26 (GOST R 52070-2003) - is a functional node of the parallel interface, implemented as part of the system.
К шине Q-bus 26 подключены процессор 1 (через КФУ) и устройства ввода-вывода. Взаимодействие по шине Q-bus 26 обеспечивают:The Q-bus 26 is connected to the processor 1 (through KFU) and input-output devices. Interaction on the Q-bus 26 is provided by:
- контроллер функциональных узлов 13;- controller functional units 13;
- периферийный контроллер 23 на устройстве ввода-вывода.- a peripheral controller 23 on the input-output device.
По шине Q-bus 26 процессор 1 осуществляет программный доступ к ФУ на устройствах ввода-вывода и приема и выдачи I/O команд 3.On the Q-bus 26, the processor 1 provides programmatic access to the FU on the input-output devices and receiving and issuing I / O commands 3.
В состав каждого канала входит процессор 1, обеспечивающий выполнение программы, расположенной в ПЗУ 14. Часть программ может располагаться в ОЗУ 2, куда они могут загружаться из ПЗУ 14 или внешних интерфейсов системы. При выполнении этой программы в режиме «пользователь» процессор 1 может обращаться к части ОЗУ 2, выделенной для программ пользователя. При выполнении программ в режиме «система» процессор 1 может обращаться ко всему ОЗУ 2 и регистрам внешних устройств.Each channel includes a processor 1, which ensures the execution of a program located in ROM 14. Some programs can be located in RAM 2, where they can be downloaded from ROM 14 or external system interfaces. When executing this program in the "user" mode, the processor 1 can access the part of RAM 2 allocated for the user programs. When executing programs in the "system" mode, the processor 1 can access the entire RAM 2 and the registers of external devices.
Процессор 1 может адресовать следующие элементы данных на P-bus:Processor 1 can address the following data elements on the P-bus:
- байт - 8-битовый элемент данных (наименьшая адресуемая единица);- byte - 8-bit data element (smallest addressable unit);
- полуслово - 16-битовый элемент данных;- half-word - 16-bit data element;
- слово - 32-битовый элемент данных.- word - 32-bit data item.
Все выдаваемые процессором адреса 32-битовые.All addresses issued by the processor are 32-bit.
Основная память ОЗУ 2 и ПЗУ 14, подключенная непосредственно к Р-bus, состоит из 32-битовых ячеек, адреса которых выровнены по «словной границе» (т.е. адрес ячейки основной памяти кратен четырем). Основная память обеспечивает все типы адресации, указанные выше.The main memory of RAM 2 and ROM 14, connected directly to the P-bus, consists of 32-bit cells whose addresses are aligned with the “word boundary” (ie the address of the main memory cell is a multiple of four). The main memory provides all the addressing types indicated above.
КФУ 13, подключенный непосредственно к P-bus, имеет в своем составе 32-битовые регистры. КФУ13 обеспечивает только словную адресацию.KFU 13, connected directly to the P-bus, incorporates 32-bit registers. KFU13 provides only word addressing.
КФУ 13 предоставляет процессору 1 программный доступ к регистрам КФУ 13, к памяти ОЗУ 2 и ПЗУ 14, к регистрам и к БОЗУ 24 всех УВВ.KFU 13 provides processor 1 programmatic access to KFU 13 registers, to RAM 2 and ROM 14 memory, to registers and to BOSU 24 of all air-blast units.
КФУ 13 выдает на процессор 1 сигналы установки процессора 1 при его запуске и перезапуске, запросы на прерывания.KFU 13 issues processor 1 signals to processor 1 when it starts and restarts, interrupt requests.
В формате адреса объекта на УВВ, выдаваемого процессором 1, предусмотрены:In the format of the address of the object on the air-blast, issued by the processor 1, are provided:
- 12-битовое поле признака, определяющее зону адресов УВВ (зону Q-bus 26);- 12-bit attribute field that defines the air-blast address zone (Q-bus zone 26);
- 2-битовое поле номера УВВ, определяющее зону адресов УВВ.- A 2-bit air-blast number field that defines the air-blast address zone.
С помощью устройства приема и выдачи I/O команд 3 обеспечивается взаимодействие системы с внешними устройствами, на входы 35 его подается информация с внешних устройств, с выхода 34 его осуществляется передача информации во внешние устройства.Using the device for receiving and issuing I / O commands 3, the system interacts with external devices, information from external devices is supplied to its inputs 35, and information is transmitted to external devices from its output 34.
Система обеспечивает взаимодействие с внешними абонентами по двум дублированным мультиплексным каналам информационного обмена (МКО) в соответствии с ГОСТ Р 52070-2003 и с процессором 1 по интерфейсу Q-bus 26. Электрически каждый МКО состоит из двух магистралей: основной и резервной. Обмен по каждому МКО управляется своим контроллером, который может быть программно установлен в режим контроллера канал (КК) или в режим оконечного устройства (ОУ). Мажорирование одноименных сигналов выполняется по принципу голосования «два из трех» (четвертая группа мажоритарных устройств 25).The system provides interaction with external subscribers via two duplexed multiplexed information exchange channels (MCO) in accordance with GOST R 52070-2003 and with processor 1 via the Q-bus 26 interface. Electrically each MCO consists of two main lines: the main and the backup. The exchange for each MCO is controlled by its own controller, which can be programmatically set to the controller mode channel (QC) or to the terminal device (OS) mode. Majorization of the signals of the same name is carried out according to the principle of voting “two out of three” (the fourth group of majoritarian devices 25).
Общее управление МКО выполняет процессор 1, обращаясь к ПК 23, контроллерам МКО (КМКО 20 и КМК1 21) и БОЗУ 24. ПК 23 является диспетчером локальной шины L-bus 27, регулирующим обращения (КМКО 20, КМК1 21 и процессора 1 к БОЗУ 24.The overall control of the MCO is performed by processor 1, referring to PC 23, MCO controllers (KMKO 20 and KMK1 21) and BOZU 24. PC 23 is the manager of the local L-bus 27 bus, regulating the calls (KMKO 20, KMK1 21 and processor 1 to BOZU 24 .
Каждый дублированный интерфейс МКО управляется своим КМК, который программно можно установить в режим КК или ОУ. В любом режиме КМК обеспечивает полный перечень форматов и команд ГОСТ Р 52070-2003, а также контроль достоверности информационных слов, принятых из МКО.Each duplicated MCO interface is controlled by its own CMC, which can be programmatically set to QC or OS. In any mode, KVM provides a complete list of formats and commands of GOST R 52070-2003, as well as control of the reliability of information words received from MCOs.
В режиме ОУ выполняется проверка принятых командных слов на допустимость. Допустимость той или другой команды задается программно. Адрес ОУ также задается программно.In the OS mode, the received command words are checked for validity. The admissibility of one or another command is set by software. The address of the OS is also set programmatically.
БОЗУ 24 объемом 32К×16 разделено на восемь равных зон (страниц). В любом режиме КМК работает с одной страницей, которая назначается программно. Процессор 1 имеет доступ ко всему объему БОЗУ 24, который можно совмещать с обменами обоих КМК 20, 21 по МКО. БОЗУ 24 содержит управляющую и контрольную информацию по каждому обмену, а также буфера принятых и передаваемых данных. В режиме ОУ адрес буфера определяется подадресом из принятого командного слова.BOSU 24 with a volume of 32K × 16 is divided into eight equal zones (pages). In any mode, KVM works with one page, which is assigned programmatically. The processor 1 has access to the entire volume of the BOZU 24, which can be combined with exchanges of both KMK 20, 21 on the MCO. BOSU 24 contains control and control information for each exchange, as well as a buffer of received and transmitted data. In op-amp mode, the buffer address is determined by the subaddress from the received control word.
ПП устройства 16, 17, 18, 19 осуществляют электрофизическое сопряжение каналов резервирования с магистралями МКО. В МКО активным является передатчик только одного канала резервирования, другие блокируются. Выбор активного канала резервирования программируется. Прием из МКО выполняется во всех каналах резервирования.The PP of the device 16, 17, 18, 19 carry out the electrophysical coupling of the reservation channels with the MCO lines. In the MCO, the transmitter is active only one channel redundancy, others are blocked. The selection of the active backup channel is programmed. Reception from MCO is carried out in all reservation channels.
Каждый канал резервирования имеет два узла мажоритарных устройств (третья 22 и четвертая 25 группы мажоритарных устройств). В одном узле мажоритарные сигналы шины Q-bus 26 (четвертая 25 группы мажоритарных устройств), в другом (третья 22 группа мажоритарных устройств) - последовательные коды, выдаваемые на передатчик и поступающие от приемника ПП.Each backup channel has two nodes of majority devices (third 22 and fourth 25 groups of major devices). In one node, the majority signals of the Q-bus 26 bus (fourth 25 groups of majority devices), in the other (third 22 group of majority devices) - sequential codes issued to the transmitter and received from the receiver of the PP.
Информационное взаимодействие между процессором 1, ОЗУ 2, ПЗУ 14 и КФУ 13 производится по тридцатидвуразрядной двунаправленной мультиплексной шине, в сечение которой включена первая группа мажоритарных устройств 12 исправления информации в двунаправленной шине. Первая группа мажоритарных устройств 12 связана с процессором 1 первой группой входов-выходов, а с ОЗУ 2, ПЗУ 14 и КФУ 13 второй группой входов-выходов. Первая группа мажоритарных устройств 12 всех резервных каналов связана между собой мажоритарными связями 31, 32, 33, что обеспечивает работоспособность системы при отказах, возникающих в отдельных каналах. При обмене с ОЗУ 2 и ПЗУ 14 производится запись информации в заданную ячейку, либо из заданной ячейки производится считывание информации. Информационный обмен между процессором 1 и КФУ 13 осуществляется в результате реализации процедур записи и чтения информации по отношению к программно-доступным регистрам, содержащимся в КФУ 13. При выполнении процедур записи и чтения по отношению к памяти и регистрам первая группа входов-выходов работает в режиме разделения времени: сначала по ней передается код адреса ячейки или регистра, а затем - информация.Information interaction between the processor 1, RAM 2, ROM 14 and KFU 13 is carried out on a thirty-two-bit bidirectional multiplex bus, the cross section of which includes the first group of major devices 12 for correcting information in a bi-directional bus. The first group of majority devices 12 is connected to the processor 1 by the first group of inputs and outputs, and with RAM 2, ROM 14 and KFU 13, the second group of inputs and outputs. The first group of majority devices 12 of all redundant channels is interconnected by
Работа первой группы мажоритарных устройств 12 организуется за счет подачи управляющих сигналов (первая группа входов 68), поступающих из КФУ 13. Резервные каналы системы работают строго синхронно.The work of the first group of major devices 12 is organized by supplying control signals (the first group of inputs 68) coming from KFU 13. The backup channels of the system operate strictly synchronously.
Выбор направления передачи информации по двунаправленным входам-выходам 66 и 67 осуществляется первой группой входов 68. Если первый и второй сигналы первой группы входов 68 равны нулю, то выходы отключены, в режиме запись (WR_M=”0”), см. временную диаграмму фиг.5, (первый сигнал первой группы входов 68=”1”, а второй сигнал=”0”) на выходе дешифратора 54 формируется первый сигнал, разрешающий выходному буферу 57 работать на выход, в этом случае выходной буфер 58 работает на вход. Двунаправленный сигнал вход-выход 66 является результатом мажорирования сигналов на входах 52, 53 и сигнала D2, поступающего через мультиплексор 56 на вход мажоритарного элемента 51, в режиме чтения (RD_M=”0”), см. временную диаграмму фиг.6, (первый сигнал первой группы входов 68=”0”, а второй сигнал=”1”) на выходе дешифратора 54 формируется второй сигнал, разрешающий выходному буферу 58 работать на выход, в этом случае выходной буфер 57 работает на вход. Двунаправленный сигнал вход-выход 67 является результатом мажорирования сигналов на входах 52, 53 и сигнала D1, поступающего через мультиплексор 56 на вход мажоритарного элемента 51. Если первый и второй сигналы первой группы входов 68 равны единице, то данное состояние является запрещенным.The choice of the direction of information transfer via the bidirectional inputs-outputs 66 and 67 is carried out by the first group of
Схема формировании сигнала (признака) ошибки, состоящая из триггеров 59, 60, счетчика 61, элемента ИЛИ 62 и третьего мультиплексора 63, предназначенного для обнаружения рассогласования каналов резервирования и формирование запроса на прерывание процессора 1 при рассинхронизации каналов резервирования. Под рассогласованием понимается ситуация, когда информация по каким-либо сигналам «своего» канала отличается от мажорированного значения.The circuit for generating an error signal (symptom), consisting of
Сигналы D1 и D2 поступают на элемент сравнения 50 и в случае их совпадения сбрасывают триггеры 59, 60 и счетчик 61 в ”0” состояние. Под рассинхронизацией понимается ситуация, когда выполняемая операция на шине своего канала отличается от двух других каналов. При первом сигнале четвертой группы входов равной ”0” сигнал ошибки формируется по заднему фронту при наличии ”1” в третьем сигнале первой группы входов или по переднему фронту, при наличии ”1” четвертом сигнале первой группы входов. При первом сигнале четвертой группы входов равной ”1” сигнал ошибки формируется по переднему фронту тактовой частоты 69 на второй такт при несовпадении сигналов D1 и D2. Сигнал ошибки 64 сбрасывается из ”1” в ”0”, когда сигналы на входах D1 и D2 совпадают. Временная диаграмма формирования сигнала ошибки ”64” представлена на фиг.7. Второй сигнал четвертой группы входов 70 задает режим мажорирования. Задание режимов четвертой группы входов 70 выполняется распайкой при разработке системы.Signals D1 and D2 are supplied to the
Остальные группы мажоритарных устройств 15, 22, 25 работают аналогично вышеописанному.The remaining groups of majority devices 15, 22, 25 work similarly to the above.
Начальная инициализация / перезапуск процессора.Initial initialization / restart of the processor.
Начальная инициализация / перезапуск процессора 1 предназначена для обеспечения:Initial initialization / restart of processor 1 is intended to ensure:
- аппаратной инициализации процессора 1 по включении системы;- hardware initialization of the processor 1 to turn on the system;
- программной инициализации процессора 1;- software initialization of processor 1;
- аппаратной инициализации процессора 1 по сигналу срабатывания сторожевого таймера.- hardware initialization of processor 1 by the watchdog timer response signal.
Начальная инициализация и прерывания из КФУ 13 по шестой группе выходов и через мажоритарные элементы 4 по третьей группе выходов поступают в процессор 1.Initial initialization and interruptions from KFU 13 according to the sixth group of outputs and through the
Источники информации, принятые во внимание при экспертизеSources of information taken into account during the examination
[1] Патент RU №2183856, G06F 19/00, G06F 171, G06F 11/00, G06F 11/36, 2002 г.[1] Patent RU No. 2183856, G06F 19/00, G06F 171, G06F 11/00, G06F 11/36, 2002
[2] Патент USA №6141769, 714/10, 714/11, 714/E11.061, G06F 11/00, 1997 г.[2] USA Patent No. 6141769, 714/10, 714/11, 714 / E11.061, G06F 11/00, 1997.
[3] Микросхема IDT 79R3081-25MJ.[3] Chip IDT 79R3081-25MJ.
[4] Микросхема 5503ХМ1-1080.[4] Microcircuit 5503XM1-1080.
[5] Микросхема 1537 ХМ2-165 бК0.347.715ТУ.[5] Microcircuit 1537 ХМ2-165 бК0.347.715ТУ.
[6] Микросхема HOLT HI 1574CDI.[6] Integrated circuit HOLT HI 1574CDI.
[7] Микросхема 1537 ХМ2АУ-176 бК0.347.715ТУ.[7] Microcircuit 1537 ХМ2АУ-176 бК0.347.715ТУ.
[8] Микросхема 1537ХМ2А-121 бК0.347.715ТУ.[8] Microcircuit 1537XM2A-121 bK0.347.715TU.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008135561/09A RU2387000C1 (en) | 2008-09-01 | 2008-09-01 | Three-channel standby control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008135561/09A RU2387000C1 (en) | 2008-09-01 | 2008-09-01 | Three-channel standby control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2008135561A RU2008135561A (en) | 2010-03-10 |
| RU2387000C1 true RU2387000C1 (en) | 2010-04-20 |
Family
ID=42134827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2008135561/09A RU2387000C1 (en) | 2008-09-01 | 2008-09-01 | Three-channel standby control system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2387000C1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2449352C1 (en) * | 2011-07-08 | 2012-04-27 | Федеральное государственное унитарное предприятие "Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") | Method creating four-channel fail-safe system for on-board high-fault tolerance and energy efficient control complex and use thereof in space applications |
| RU2559767C2 (en) * | 2013-11-15 | 2015-08-10 | Открытое акционерное общество "Научно-исследовательский институт "Субмикрон" | Method of providing fault-tolerance computer system based on task replication, self-reconfiguration and self-management of degradation |
| RU2618365C2 (en) * | 2015-08-19 | 2017-05-03 | Акционерное общество "Научно-исследовательский институт "Субмикрон" | Three-channel redundant control system c-01 |
| RU2684198C1 (en) * | 2018-05-22 | 2019-04-04 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Device for synchronization of faces operation in majoritized systems |
-
2008
- 2008-09-01 RU RU2008135561/09A patent/RU2387000C1/en active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2449352C1 (en) * | 2011-07-08 | 2012-04-27 | Федеральное государственное унитарное предприятие "Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") | Method creating four-channel fail-safe system for on-board high-fault tolerance and energy efficient control complex and use thereof in space applications |
| RU2559767C2 (en) * | 2013-11-15 | 2015-08-10 | Открытое акционерное общество "Научно-исследовательский институт "Субмикрон" | Method of providing fault-tolerance computer system based on task replication, self-reconfiguration and self-management of degradation |
| RU2618365C2 (en) * | 2015-08-19 | 2017-05-03 | Акционерное общество "Научно-исследовательский институт "Субмикрон" | Three-channel redundant control system c-01 |
| RU2684198C1 (en) * | 2018-05-22 | 2019-04-04 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Device for synchronization of faces operation in majoritized systems |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2008135561A (en) | 2010-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6233635B1 (en) | Diagnostic/control system using a multi-level I2C bus | |
| US5423024A (en) | Fault tolerant processing section with dynamically reconfigurable voting | |
| KR101035832B1 (en) | Simulation circuit of pci express endpoint and downstream port for a pci express switch | |
| CN100568187C (en) | A kind of method and apparatus that is used for debugging message is carried out mask | |
| US6311245B1 (en) | Method for time multiplexing a low-speed and a high-speed bus over shared signal lines of a physical bus | |
| US8756360B1 (en) | PCI-E compatible chassis having multi-host capability | |
| CN101364212B (en) | Method and device for accessing to memory unit | |
| JPS60100254A (en) | Interlock generation method and apparatus | |
| JP3782994B2 (en) | Computer bus architecture | |
| GB2079997A (en) | Data processing apparatus | |
| US8589141B2 (en) | Resource sharing apparatus which disconnects an input device when detecting a standby indication of a switching command | |
| KR101056153B1 (en) | Method and apparatus for conditional broadcast of barrier operations | |
| EP0868692B1 (en) | Processor independent error checking arrangement | |
| EP0415546A2 (en) | Memory device | |
| RU2387000C1 (en) | Three-channel standby control system | |
| CN102636987B (en) | Dual control device | |
| US12013802B2 (en) | Method and apparatus for embedded processor to perform fast data communication, and storage medium | |
| CN105068955A (en) | Local bus structure and data interaction method | |
| US6425041B1 (en) | Time-multiplexed multi-speed bus | |
| JP3311190B2 (en) | Personal computer | |
| JPH04358252A (en) | Workstation and consituting method thereof | |
| EP0416732B1 (en) | Targeted resets in a data processor | |
| US7725761B2 (en) | Computer system, fault tolerant system using the same and operation control method and program thereof | |
| US6581121B1 (en) | Maintenance link system and method | |
| Smith Jr et al. | Development and evaluation of a fault-tolerant multiprocessor (FTMP) computer. Volume 1: FTMP principles of operation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20120627 |