RU2212766C1

RU2212766C1 - Line code decoding device

Info

Publication number: RU2212766C1
Application number: RU2002102440/09A
Authority: RU
Inventors: А.Н. Гаврилов; В.В. Золотарев; Г.В. Овечкин; А.Н. Пылькин
Original assignee: Рязанская государственная радиотехническая академия
Priority date: 2002-01-28
Filing date: 2002-01-28
Publication date: 2003-09-20
Also published as: RU2002102440A

Abstract

FIELD: communications engineering. SUBSTANCE: device that can be used for error correction in data transmission systems has characters separating unit, register, composite adder, and plurality of decoding units; novelty is introduction of six registers. EFFECT: reduced decoding delay time. 1 cl, 2 dwg

Description

Изобретение относится к электросвязи и может быть использовано для исправления ошибок в каналах связи, подверженных воздействию помех. The invention relates to telecommunications and can be used to correct errors in communication channels subject to interference.

Известно устройство [1] для декодирования линейных кодов, позволяющее исправлять ошибки в канале связи и простое для реализации. A device [1] is known for decoding linear codes, which makes it possible to correct errors in a communication channel and is simple to implement.

Известно устройство [2] для декодирования линейных кодов, обладающее более высокими корректирующими способностями и содержащее блок разделения символов, поразрядно связанные регистр и комбинационный сумматор, N последовательно соединенных блоков декодирования, причем первый, второй и третий выходы каждого блока декодирования связаны соответственно с первым, вторым и третьим входами следующего блока декодирования, первый и второй выходы блока разделения символов связаны соответственно с входом регистра и комбинационного сумматора, а выход регистра связан с первым входом первого блока декодирования, причем первый блок декодирования состоит из проверочного блока, сумматора и элемента задержки, выход которого связан с первым входом сумматора, второй вход которого связан с первым выходом проверочного блока, причем вторым и третьим входами блока декодирования являются соответственно первый и второй входы проверочного блока, а первым, вторым и третьим выходами являются выход сумматора, второй и третий выходы проверочного блока, а остальные блоки декодирования состоят из проверочного блока, регистра, последовательно связанного через элемент задержки с первым входом сумматора, второй вход которого связан с первым выходом проверочного блока, причем первым, вторым и третьим входами блока декодирования являются соответственно вход регистра, первый и второй входы проверочного блока, а первым, вторым и третьим выходами являются выход сумматора, второй и третий выходы проверочного блока, который состоит из последовательно и поразрядно связанных между собой первого коммутатора, первого регистра, решающего устройства и второго коммутатора, второго регистра, выход которого связан с первым входом сумматора и входом решающего устройства, выход которого связан с входом первого коммутатора, вторым входом сумматора и является первым выходом проверочного блока, вторым и третьим выходами которого являются соответственно выход первого регистра и выход сумматора, а второй вход проверочного блока является входом второго регистра; вход блока разделения символов является входом всего устройства. Данное устройство выбрано в качестве прототипа. A device [2] for decoding linear codes having higher correcting capabilities and comprising a symbol separation unit, bitwise coupled register and combination adder, N decoding units connected in series, the first, second and third outputs of each decoding unit are associated with the first, second and the third inputs of the next decoding unit, the first and second outputs of the symbol separation unit are associated respectively with the input of the register and the combinational adder, and the register output is connected to the first input of the first decoding unit, the first decoding unit consisting of a check unit, an adder and a delay element, the output of which is connected to the first input of the adder, the second input of which is connected to the first output of the test unit, the second and third inputs of the decoding unit respectively, the first and second inputs of the test block, and the first, second and third outputs are the output of the adder, the second and third outputs of the test block, and the remaining decoding blocks consist of and a test block, a register sequentially connected through a delay element to the first input of the adder, the second input of which is connected to the first output of the test block, the first, second and third inputs of the decoding block are respectively the register input, the first and second inputs of the test block, and the first, second and the third outputs are the output of the adder, the second and third outputs of the test block, which consists of a first and a first switch sequentially and bitwise interconnected, the first register deciding the trio and the second switch, the second register, the output of which is connected with the first input of the adder and the input of the deciding device, the output of which is connected with the input of the first switch, the second input of the adder and is the first output of the test block, the second and third outputs of which are the output of the first register and the output, respectively the adder, and the second input of the test block is the input of the second register; the input of the character separation unit is the input of the entire device. This device is selected as a prototype.

Недостатком прототипа является большая задержка декодирования при высокой вероятности ошибок в канале связи. Это обусловлено тем, что при высокой вероятности ошибок в канале для обеспечения допустимой вероятности ошибок на выходе устройства применяется большое число N блоков декодирования [3]. The disadvantage of the prototype is a large decoding delay with a high probability of errors in the communication channel. This is due to the fact that with a high probability of errors in the channel, a large number of N decoding blocks are used to provide an acceptable probability of errors at the output of the device [3].

Для устранения рассмотренного недостатка предлагается осуществлять многократное декодирование символа в каждом блоке декодирования. To eliminate the considered disadvantage, it is proposed to carry out multiple character decoding in each decoding unit.

Задача заявляемого решения на предлагаемое изобретение состоит в уменьшении задержки устройства декодирования. The task of the proposed solution to the invention is to reduce the delay of the decoding device.

Для получения технического результата в устройство для декодирования линейных кодов, включающее блок разделения символов, поразрядно связанные регистр и комбинационный сумматор, N последовательно соединенных блоков декодирования, причем первый, второй и третий выходы каждого блока декодирования связаны соответственно с первым, вторым и третьим входами следующего блока декодирования, первый и второй выходы блока разделения символов связаны соответственно с входом регистра и комбинационного сумматора, а выход регистра связан с первым входом первого блока декодирования, причем первый блок декодирования состоит из проверочного блока, сумматора и элемента задержки, выход которого связан с первым входом сумматора, второй вход которого связан с первым выходом проверочного блока, причем вторым и третьим входами блока декодирования являются соответственно первый и второй входы проверочного блока, а первым, вторым и третьим выходами являются выход сумматора, второй и третий выходы проверочного блока, а остальные блоки декодирования состоят из проверочного блока, регистра, последовательно связанного через элемент задержки с первым входом сумматора, второй вход которого связан с первым выходом проверочного блока, причем первым, вторым и третьим входами блока декодирования являются соответственно вход регистра, первый и второй входы проверочного блока, а первым, вторым и третьим выходами являются выход сумматора, второй и третий выходы проверочного блока, который состоит из последовательно и поразрядно связанных между собой первого коммутатора, первого регистра, решающего устройства и второго коммутатора, второго регистра, выход которого связан с первым входом сумматора и входом решающего устройства, выход которого связан с входом первого коммутатора, вторым входом сумматора и является первым выходом проверочного блока, вторым и третьим выходами которого являются соответственно выход первого регистра и выход сумматора, а второй вход проверочного блока является входом второго регистра, вход блока разделения символов является входом всего устройства, введены шесть регистров, причем первым входом проверочного блока является вход его первого регистра, вход первого добавленного регистра является первым входом первого блока декодирования, а выход связан с входом элемента задержки первого блока декодирования, выход комбинационного сумматора через второй добавленный регистр связан со вторым входом первого блока декодирования, выход третьего добавленного регистра связан с третьим входом первого блока декодирования, а первый, второй и третий выходы N-го блока декодирования связаны соответственно с входами четвертого, пятого и шестого добавленных регистров, причем выход четвертого добавленного регистра является выходом устройства. To obtain a technical result, a device for decoding linear codes, including a block for separating characters, bitwise connected register and combiner, N series-connected decoding units, the first, second and third outputs of each decoding unit are associated with the first, second and third inputs of the next block decoding, the first and second outputs of the block separation of characters associated respectively with the input of the register and the combination adder, and the output of the register is associated with the first the input of the first decoding unit, the first decoding unit consisting of a test unit, an adder and a delay element, the output of which is connected to the first input of the adder, the second input of which is connected to the first output of the test unit, the second and third inputs of the decoding unit are respectively the first and second inputs the test block, and the first, second and third outputs are the output of the adder, the second and third outputs of the test block, and the remaining decoding blocks consist of a test block, a register, sequentially connected through a delay element to the first input of the adder, the second input of which is connected to the first output of the test block, the first, second and third inputs of the decoding block are respectively the register input, the first and second inputs of the test block, and the first, second and third outputs are the output the adder, the second and third outputs of the test block, which consists of sequentially and bitwise interconnected first switch, first register, solver and second switch , the second register, the output of which is connected with the first input of the adder and the input of the deciding device, the output of which is connected with the input of the first switch, the second input of the adder and is the first output of the test block, the second and third outputs of which are the output of the first register and the output of the adder, and the second the input of the test block is the input of the second register, the input of the character separation block is the input of the entire device, six registers are entered, and the first input of the test block is its input register, the input of the first added register is the first input of the first decoding unit, and the output is connected to the input of the delay element of the first decoding unit, the output of the combinational adder through the second added register is connected to the second input of the first decoding unit, the output of the third added register is connected to the third input of the first block decoding, and the first, second and third outputs of the N-th decoding unit are connected respectively to the inputs of the fourth, fifth and sixth added registers, and the output h tvertogo added register is the output device.

Предлагаемое техническое решение устройства для декодирования линейных кодов характеризуется тем, что позволяет в несколько раз снизить задержку декодирования, что достигается введением шести регистров и новых связей. The proposed technical solution of the device for decoding linear codes is characterized in that it allows several times to reduce the decoding delay, which is achieved by the introduction of six registers and new connections.

Структурная схема устройства представлена на фиг.1, 2. The structural diagram of the device shown in figure 1, 2.

Устройство для декодирования линейных кодов включает блок разделения символов 1, шесть буферных регистров 2, 4, 5, 10, 11 и 12, комбинационный сумматор 3 и N последовательно соединенных блоков декодирования, причем первый, второй и третий выходы каждого блока декодирования связаны соответственно с первым, вторым и третьим входами следующего блока декодирования, первый и второй выходы блока разделения символов 1 связаны соответственно с входами поразрядно связанных регистра 1 и комбинационного сумматора 3, а выходы регистров 2, 4 и 5 связаны соответственно с первым, вторым и третьим входами блока декодирования I, причем блок декодирования состоит из проверочного блока 9, информационного регистра 6, последовательно связанного через элемент задержки 7 с первым входом сумматора 8, второй вход которого связан с первым выходом проверочного блока 9, причем первым, вторым и третьим входами блока декодирования I являются соответственно вход информационного регистра 6, первый и второй входы проверочного блока 9, а первым, вторым и третьим выходами являются выход сумматора 8, второй и третий выходы проверочного блока 9, который состоит из последовательно и поразрядно связанных между собой синдромного коммутатора 13, синдромного регистра 14, вход которого является первым входом проверочного блока 9, решающего устройства 15 с коммутатором 16, разностного регистра 17, выход которого связан с первым входом сумматора 18 и входом решающего устройства 15, выход которого связан с входом синдромного коммутатора 13, вторым входом сумматора 18 и является первым выходом проверочного блока 9, вторым и третьим выходами которого являются соответственно выход синдромного регистра 14 и выход сумматора 18, а второй вход проверочного блока 9 является входом разностного регистра 17; выход комбинационного сумматора 3 связан с входом регистра 2, а первый, второй и третий выходы блока декодирования N связаны соответственно с входами регистров 10, 11 и 12, причем вход блока разделения символов 1 является входом всего устройства, выходом которого является выход регистра 10. A device for decoding linear codes includes a symbol separation unit 1, six buffer registers 2, 4, 5, 10, 11 and 12, a combinational adder 3 and N of decoding blocks connected in series, the first, second and third outputs of each decoding unit being associated with the first , the second and third inputs of the next decoding unit, the first and second outputs of the character separation unit 1 are connected respectively to the inputs of the bitwise connected register 1 and the combinational adder 3, and the outputs of the registers 2, 4 and 5 are connected respectively essentially with the first, second and third inputs of the decoding unit I, and the decoding unit consists of a verification unit 9, an information register 6 sequentially connected through a delay element 7 with the first input of the adder 8, the second input of which is connected with the first output of the verification unit 9, the first , the second and third inputs of decoding block I are respectively the input of information register 6, the first and second inputs of the test block 9, and the first, second and third outputs are the output of the adder 8, the second and third outputs s of the test block 9, which consists of a series and bitwise interconnected syndrome switch 13, a syndrome register 14, the input of which is the first input of the test block 9, the solver 15 with the switch 16, the differential register 17, the output of which is connected to the first input of the adder 18 and the input of the decisive device 15, the output of which is connected to the input of the syndrome switch 13, the second input of the adder 18 and is the first output of the test block 9, the second and third outputs of which are respectively the output of the syndrome register 14 and the output of the adder 18, and the second input of the test block 9 is the input of the differential register 17; the output of the combination adder 3 is connected to the input of register 2, and the first, second, and third outputs of the decoding unit N are connected respectively to the inputs of the registers 10, 11, and 12, and the input of the symbol separation unit 1 is the input of the entire device, the output of which is the output of register 10.

Сначала рассмотрим работу блока декодирования, а затем работу всего устройства. При этом считаем, что элементы регистров могут принимать значения 0 и 1. First, consider the operation of the decoding unit, and then the operation of the entire device. Moreover, we believe that the elements of the registers can take values 0 and 1.

Блок декодирования работает следующим образом. The decoding unit operates as follows.

На вход информационного регистра 6, первый и второй входы проверочного блока 9 блока декодирования поступают скорректированные элементы информационного, синдромного и разностного регистров предыдущего блока декодирования (элементы регистров 2, 4 и 5, если это первый блок декодирования) соответственно. Декодируемый символ с выхода информационного регистра 6 поступает в элемент задержки 7. Решающее устройство 15 проверочного блока 9 суммирует элементы синдромного регистра 14, соответствующие образующему полиному, и выходной элемент разностного регистра 17. Если полученная сумма больше некоторого порога Т, то с помощью синдромного коммутатора 13 осуществляется инверсия элементов синдромного регистра 14, соответствующих образующему полиному, с помощью сумматора 18 проверочного блока 9 осуществляется инверсия выходного элемента разностного регистра 17 и с помощью сумматора 8 блока декодирования инвертируется декодируемый символ. Иначе все остается без изменений. На следующий блок декодирования передаются скорректированные элементы информационного, синдромного и разностного регистров. At the input of the information register 6, the first and second inputs of the test block 9 of the decoding block, the corrected elements of the information, syndrome and difference registers of the previous decoding block (elements of the registers 2, 4 and 5, if this is the first decoding block) are received, respectively. The decoded symbol from the output of the information register 6 enters the delay element 7. The decisive device 15 of the test block 9 summarizes the elements of the syndrome register 14 corresponding to the generating polynomial and the output element of the difference register 17. If the sum obtained is greater than a certain threshold T, then using the syndrome switch 13 the inversion of the elements of the syndromic register 14 corresponding to the forming polynomial is carried out, using the adder 18 of the test block 9, the inverse of the output element of the difference Registers 17 and via the adder 8, the decoding unit is inverted decoded symbol. Otherwise, everything remains unchanged. Corrected elements of the information, syndromic, and differential registers are transmitted to the next decoding unit.

Устройство работает следующим образом. The device operates as follows.

1. Символ поступает на вход блока разделения символов 1, который выделяет из него информационную и проверочную части. Информационная часть поступает в регистр 2, а проверочная - в комбинационный сумматор 3, где в соответствии с образующим полиномом и содержимым регистра 2 вычисляется элемент синдрома, который поступает в регистр 4. В регистр 5 записывается ноль. 1. The symbol is fed to the input of the symbol separation unit 1, which extracts information and verification parts from it. The information part goes to register 2, and the verification part - to the combiner 3, where in accordance with the generatrix polynomial and the contents of register 2, the element of the syndrome is calculated, which goes to register 4. Zero is written to register 5.

2. Выполняют шаг работы все N блоков декодирования. Выходы последнего блока декодирования поступают в регистры 10, 11 и 12. При этом содержимое всех регистров сдвигается на один элемент вправо. 2. Perform all N decoding blocks. The outputs of the last decoding unit go to registers 10, 11 and 12. In this case, the contents of all the registers are shifted by one element to the right.

3. П.2 повторяется К раз, где К - размер регистров. При этом выходы N-го блока декодирования накапливаются в регистрах 10, 11 и 12. 3. Clause 2 is repeated K times, where K is the size of the registers. In this case, the outputs of the Nth decoding unit are accumulated in registers 10, 11, and 12.

4. В качестве выхода устройства берется выход регистра 10. После этого содержимое всех регистров сдвигается на К-1 элемент влево. 4. The output of the register is taken as the output of the device 10. After that, the contents of all the registers are shifted to the K-1 element to the left.

5. Шаги 1-4 повторяются до тех пор, пока не обработаны все входные символы. 5. Steps 1-4 are repeated until all input characters have been processed.

Положительный эффект, а именно значительное уменьшение задержки декодирования, а значит, и повышение оперативности обработки данных достигается за счет декодирования символа в каждом блоке декодирования К раз. Результаты моделирования показывают, что применение данного метода позволяет сократить число N блоков декодирования, а соответственно и уменьшить задержку декодирования в несколько раз. A positive effect, namely, a significant reduction in decoding delay, and hence an increase in data processing efficiency, is achieved by decoding a symbol in each decoding block K times. The simulation results show that the use of this method allows to reduce the number N of decoding units, and, accordingly, to reduce the decoding delay by several times.

ЛИТЕРАТУРА
1. Золотарев В. В. , Минина Н.Г. Устройство для декодирования линейных сверточных кодов. - Авторское свидетельство СССР 1291984.LITERATURE
1. Zolotarev V.V., Minina N.G. A device for decoding linear convolutional codes. - Copyright certificate of the USSR 1291984.

2. RU 2035123, кл. Н 03 М 13/00, 1992 (прототип). 2. RU 2035123, class H 03 M 13/00, 1992 (prototype).

3. С.И. Самойленко и др. Вычислительные сети. М.: Наука, 1981. 3. S.I. Samoilenko et al. Computing networks. M .: Nauka, 1981.

Claims

A device for decoding linear codes, including a character separation unit, a bitwise coupled register and a combiner, N decoding units connected in series, the first, second and third outputs of each decoding unit being associated with the first, second and third inputs of the next decoding unit, the first and second the outputs of the symbol separation unit are respectively connected to the inputs of the register and the combinational adder, and the output of the register is connected to the first input of the first decoding unit, than the first decoding unit consists of a verification unit, an adder and a delay element, the output of which is connected to the first input of the adder, the second input of which is connected to the first output of the verification unit, the second and third inputs of the decoding unit are the first and second inputs of the verification unit, respectively, and the first , the second and third outputs - the output of the adder, the second and third outputs of the test block, and the remaining decoding blocks consist of a test block, a register sequentially connected through the element LCD with the first input of the adder, the second input of which is connected with the first output of the test block, the first, second and third inputs of the decoding block are the register input, the first and second inputs of the test block, and the first, second and third outputs are the output of the adder, second and the third outputs of the test block, which consists of a series and bit interconnected first switch, first register, solver and second switch, second register, the output of which is connected to the first input m of the adder and the input of the deciding device, the output of which is connected to the input of the first switch, the second input of the adder is the first output of the test block, the second and third outputs of which are the output of the first register and the output of the adder, and the second input of the test block is the input of the second register; the input of the symbol separation unit is the input of the entire device, characterized in that six registers are additionally introduced, the first input of the test block being the input of the first register, the input of the first added register being the first input of the first decoding unit, and the output connected to the input of the delay element of the first decoding unit, the output of the combination adder through the second added register is connected to the second input of the first decoding unit, the output of the third added register is connected to the third input p the first- decoding unit, and the first, second and third outputs N-th decoding unit are connected respectively to inputs of the fourth, fifth and sixth registers added, and the added output of the fourth register is the output device.