RU2183347C2

RU2183347C2 - Variable-module adder

Info

Publication number: RU2183347C2
Application number: RU2000107325A
Authority: RU
Inventors: В.А. Чулков
Original assignee: Пензенский технологический институт
Priority date: 2000-03-24
Filing date: 2000-03-24
Publication date: 2002-06-10

Abstract

FIELD: controlled pulse generators with selective reference phase. SUBSTANCE: device designed for adding binary digits to provide for electronic variation of addition module has pair of standard adders 1, 4 of which one functions to add addend and other, to correct addition result, if necessary; newly introduced in device are AND gate 9, controlled inverters unit 11, and comparator 7. Device also has module control bus 6 supplied with binary digit equal to given addition module. Comparator 7 is used to compare sum formed by main adder 1 with addition module and if this sum is equal to or greater than module, it generates signal in response to which correcting adder 4 subtracts module value from this sum and yields carry signal. EFFECT: enlarged functional capabilities due to electronic control of addition module. 1 dwg

Description

Область техники, к которой относится изобретение
Настоящее изобретение относится к вычислительной технике и может использоваться для сложения двоичных чисел в произвольной системе счисления.FIELD OF THE INVENTION
The present invention relates to computer technology and can be used to add binary numbers in an arbitrary number system.

Уровень техники
Известны комбинационные параллельные сумматоры с модулем сложения, равным целой степени двойки, состоящее из одноразрядных сумматоров, связанных общей цепью последовательного или параллельного переноса [1, 2]. Недостаток таких сумматоров заключается в фиксированном значении модуля сложения 2ⁿ (n - число разрядов сумматора), что ограничивает возможности их применения в устройствах автоматики.State of the art
Known combinational parallel adders with an addition modulus equal to an integer power of two, consisting of single-digit adders connected by a common chain of serial or parallel transfer [1, 2]. The disadvantage of such adders is the fixed value of the addition modulus 2 ⁿ (n is the number of bits of the adder), which limits the possibility of their use in automation devices.

Из известных аналогов наиболее близким по технической сущности к настоящему изобретению является двоично-десятичный сумматор с модулем сложения, равным 10 [3], состоящий из первого сумматора, подключенного входами к шинам слагаемых, и второго сумматора, у которого входы первого слагаемого соединены с выходами первого сумматора, а выходы - с выходной шиной устройства. Между выходом первого сумматора и входами второго слагаемого второго сумматора подключен комбинационный блок, который в случае превышения числом на выходе первого сумматора значения 9 (1001 в двоичной системе) подает на второй вход второго сумматора двоичное дополнение 9. В результате из числа, образованного первым сумматором, вычитается число 6, а число на выходной шине устройства равно сумме слагаемых по модулю сложения 10. Однако в устройстве-прототипе модуль сложения также фиксирован и не может регулироваться электронным путем, что ограничивает его функциональные возможности. Of the known analogues, the closest in technical essence to the present invention is a binary-decimal adder with an addition module equal to 10 [3], consisting of a first adder connected by inputs to the term buses, and a second adder, in which the inputs of the first term are connected to the outputs of the first adder, and outputs - with the output bus device. A combination block is connected between the output of the first adder and the inputs of the second term of the second adder, which, if the number at the output of the first adder exceeds the value of 9 (1001 in the binary system), supplies the binary complement 9 to the second input of the second adder. As a result, from the number formed by the first adder, the number 6 is subtracted, and the number on the output bus of the device is equal to the sum of the terms modulo addition 10. However, in the prototype device, the modulus is also fixed and cannot be electronically controlled, which ichivaet its functionality.

Сущность изобретения
Целью настоящего изобретения является обеспечение возможности электронного управления модулем сложения.SUMMARY OF THE INVENTION
The aim of the present invention is to enable electronic control of the addition module.

Указанная цель достигается путем сложения во втором сумматоре результата, полученного при сложении слагаемых в первом сумматоре, с двоичным дополнением заданного модуля сложения в том случае, когда указанный результат оказывается больше или равен заданному модулю сложения. This goal is achieved by adding in the second adder the result obtained by adding the terms in the first adder with binary addition of the specified addition module in the case when the specified result is greater than or equal to the specified addition module.

Для этого в устройство, содержащее подключенный к шинам слагаемых первый сумматор и второй сумматор, у которого входы первого слагаемого соединены с выходами первого сумматора, а выходы - с выходной шиной суммы, введены элемент ИЛИ, блок управляемых инверторов и компаратор. При этом первая группа входов компаратора присоединена к выходам первого сумматора, а его вторая группа входов - к входной шине управления модулем сложения и группе информационных входов блока управляемых инверторов. Выходы блока управляемых инверторов подключены к входам второго слагаемого второго сумматора, а входы элемента ИЛИ соединены соответственно с выходом переноса первого сумматора и с выходом компаратора. Выход элемента ИЛИ, соединенный с входом управления блока управляемых инверторов и входом переноса второго сумматора, служит выходом переноса устройства. To do this, in the device containing the first adder and the second adder connected to the terminator buses, in which the inputs of the first term are connected to the outputs of the first adder, and the outputs are connected to the output bus of the sum, an OR element, a block of controlled inverters and a comparator are introduced. In this case, the first group of inputs of the comparator is connected to the outputs of the first adder, and its second group of inputs is connected to the input control bus of the addition module and the group of information inputs of the unit of controlled inverters. The outputs of the block of controlled inverters are connected to the inputs of the second term of the second adder, and the inputs of the OR element are connected respectively to the transfer output of the first adder and to the output of the comparator. The output of the OR element connected to the control input of the unit of controlled inverters and the transfer input of the second adder serves as the transfer output of the device.

Блок управляемых инверторов может быть выполнен в виде группы элементов ИЛИ-НЕ, у которых первые входы служат соответствующими информационными входами блока управляемых инверторов, а объединенные вторые входы через инвертор соединены с входом управления блока управляемых инверторов. The block of controlled inverters can be made in the form of a group of elements OR NOT, in which the first inputs serve as the corresponding information inputs of the block of controlled inverters, and the combined second inputs are connected through the inverter to the control input of the block of controlled inverters.

Разрядность входящих в устройство первого и второго сумматоров, компаратора и блока инверторов выбирается одинаковой. The bit depth of the first and second adders included in the device, the comparator and the inverter unit is selected the same.

Если при суммировании слагаемых в первом сумматоре результат оказывается меньше заданного модуля сложения, то второй сумматор не корректирует результата сложения. В случае, когда результат сложения на первом сумматоре оказывается не менее заданного модуля сложения, элемент ИЛИ вырабатывает и передает логическую единицу на вход переноса второго сумматора и управляющий вход блока управляемых инверторов, который формирует на своих выходах поразрядную инверсию модуля сложения. В итоге результат сложения первого сумматора корректируется вторым сумматором путем вычитания из него модуля сложения и формирования сигнала переноса на выходе элемента ИЛИ. If, when summing the terms in the first adder, the result is less than the specified addition modulus, then the second adder does not correct the addition result. In the case when the addition result on the first adder is not less than the specified addition module, the OR element generates and transfers a logical unit to the transfer input of the second adder and the control input of the unit of controlled inverters, which generates a bitwise inversion of the addition module at its outputs. As a result, the result of adding the first adder is corrected by the second adder by subtracting the addition module from it and generating a transfer signal at the output of the OR element.

Изменяя двоичное число на шине управления модулем сложения, можно задавать модуль сложения, что выгодно отличает устройство согласно настоящему изобретению от прототипа и других известных аналогов. By changing the binary number on the control bus of the addition module, you can set the addition module, which distinguishes the device according to the present invention from the prototype and other known analogues.

На чертеже показана электрическая функциональная схема сумматора с переменным модулем сложения согласно настоящему изобретению. The drawing shows an electrical functional diagram of an adder with a variable modulus of addition according to the present invention.

Сведения, подтверждающие возможность осуществления изобретения
Показанная на чертеже функциональная схема сумматора с переменным модулем сложения состоит из первого n-разрядного сумматора 1, который своими входами первого и второго слагаемых подключен к n-разрядным шинам 2 и 3 слагаемых А и В соответственно, и второго n-разрядного сумматора 4, соединенного входом первого слагаемого с n-разрядным выходом первого сумматора 1, а выходом - с n-разрядной шиной 5 суммы. Имеется также n-разрядная шина 6 управления модулем М сложения устройства, к которой подключены один n-разрядный вход компаратора 7 и n-разрядный информационный вход блока 8 управляемых инверторов. Другой n-разрядный вход компаратора 7 соединен с выходом первого сумматора 1, а его выход подключен к одному входу элемента ИЛИ 9, другой вход которого присоединен к выходу переноса С первого сумматора 1, а выход - одновременно к входу переноса С второго сумматора 4 и к управляющему входу блока 8 управляемых инверторов. В свою очередь n-разрядный выход блока 8 управляемых инверторов соединен с n-разрядным входом второго слагаемого второго сумматора 4. Выход 10 элемента ИЛИ 9 служит выходом переноса устройства.Information confirming the possibility of carrying out the invention
The functional diagram of an adder with a variable addition module shown in the drawing consists of the first n-bit adder 1, which is connected to the n-bit buses 2 and 3 of terms A and B, respectively, by its inputs of the first and second terms, and the second n-bit adder 4 connected the input of the first term with n-bit output of the first adder 1, and the output with the n-bit bus 5 of the sum. There is also an n-bit control bus 6 of the device addition module M, to which one n-bit input of the comparator 7 and the n-bit information input of the block 8 of the controlled inverters are connected. Another n-bit input of the comparator 7 is connected to the output of the first adder 1, and its output is connected to one input of the OR element 9, the other input of which is connected to the transfer output C of the first adder 1, and the output simultaneously to the transfer input C of the second adder 4 and to the control input of a block of 8 controlled inverters. In turn, the n-bit output of the unit 8 of the controlled inverters is connected to the n-bit input of the second term of the second adder 4. The output 10 of the OR element 9 serves as the transfer output of the device.

Блок 8 управляемых инверторов в описываемом варианте осуществления устройства включает группу из n элементов ИЛИ-НЕ 11, выходы которого являются n-разрядным выходом блока 8 управляемых инверторов, а первые входы - его n-разрядным информационным входом. Вторые входы всех элементов 11 ИЛИ-НЕ через инвертор 12 соединены с управляющим входом блока 8 управляемых инверторов. Block 8 of controlled inverters in the described embodiment of the device includes a group of n elements OR NOT 11, the outputs of which are the n-bit output of block 8 of the controlled inverters, and the first inputs are its n-bit information input. The second inputs of all elements 11 OR NOT via an inverter 12 are connected to the control input of the unit 8 of the controlled inverters.

Разрядность устройства может быть произвольной, для определенности положим n=4. The capacity of the device can be arbitrary; for definiteness, we put n = 4.

Устройство работает в следующем порядке. The device operates in the following order.

На входы 2 и 3 слагаемых поступают четырехразрядные двоичные числа слагаемых А и В, а на вход 6 управления модулем сложения - четырехразрядное двоичное число М, равное заданному модулю сложения. Пусть М=10 (1010 в двоичной системе). At the inputs 2 and 3 of the terms four-bit binary numbers of the terms A and B are received, and at the input 6 of the control of the addition module, a four-bit binary number M is equal to the given addition module. Let M = 10 (1010 in the binary system).

В случае, когда сумма слагаемых S на выходе первого сумматора 1 оказывается меньше 10, компаратор 7 вырабатывает на своем выходе логический 0. Так как сигнала переноса в первом сумматоре 1 не возникает, то на выходе элемента ИЛИ 9 присутствует уровень логического 0. На выходах блока 8 управляемых инверторов также образуются нули, т.е. его выходное число равно 0000. Таким образом, на вход первого слагаемого второго сумматора 4 поступает число S, на его вход второго слагаемого - 0, на его вход переноса - 0. Поэтому число S_М на выходной шине 5 суммы равно числу S, т.е. полученный первым сумматором 1 результат не корректируется и перенос на выходе элемента 9 ИЛИ не возникает. Например, при А=4 и В=3 сумма SM=S=7 (0111 в двоичной системе).In the case when the sum of the terms S at the output of the first adder 1 is less than 10, the comparator 7 generates a logical 0 at its output. Since there is no transfer signal in the first adder 1, the level of logic 0 is present at the output of the OR 9 element. At the outputs of the block 8 controlled inverters also form zeros, i.e. its output number is 0000. Thus, the number S arrives at the input of the first term of the second adder 4, 0, at its input of the second term, and 0, therefore, the number S _M on the output sum bus 5 is equal to the number S, t. e. the result obtained by the first adder 1 is not adjusted and the transfer at the output of element 9 OR does not occur. For example, with A = 4 and B = 3, the sum is SM = S = 7 (0111 in the binary system).

В том случае, когда S≥10, например, при А=4 и В=9 их сумма S равна 13 (1101 в двоичной системе), компаратор 7 вырабатывает на своем выходе уровень логической 1, который через элемент 9 ИЛИ поступает на вход переноса второго сумматора 4 и на управляющий вход блока 8 управляемых инверторов. Число на выходе блока 8 управляемых инверторов будет при этом поразрядной инверсией числа М, т.е. будет равным 5 (0101 в двоичной системе). При сложении чисел S= 1101,

и переноса С=1 во втором сумматоре 4 их сумма окажется равной 0011, т.е. 3 в десятичной системе счисления. Так как на выходе 10 имеется логическая 1 сигнала переноса, то общее выходное число устройства в двоично-десятичной системе равно 13. По существу в этом случае второй сумматор 4, складывая значение S с двоичным дополнением отрицательного числа М, осуществляет вычитание М из S.In the case when S≥10, for example, with A = 4 and B = 9, their sum S is 13 (1101 in the binary system), the comparator 7 produces at its output a logic 1 level, which through the OR element 9 goes to the transfer input the second adder 4 and the control input of block 8 of the controlled inverters. The number at the output of block 8 of controlled inverters will be a bitwise inversion of the number M, i.e. will be equal to 5 (0101 in binary). When adding numbers S = 1101,

and carry C = 1 in the second adder 4, their sum will be equal to 0011, i.e. 3 to decimal number system. Since there is logical 1 of the transfer signal at the output 10, the total output number of the device in the binary decimal system is 13. Essentially in this case, the second adder 4, adding the value S with the binary complement of the negative number M, subtracts M from S.

Совершенно аналогично устройство работает при другом значении модуля М. In exactly the same way, the device works with a different value of module M.

Устройство в соответствии с настоящим изобретением может использоваться в качестве цифрового контроллера, управляющего селекцией рабочей фазы в устройствах на основе многофазных опорных генераторов [4, 5]. The device in accordance with the present invention can be used as a digital controller that controls the selection of the working phase in devices based on multiphase reference generators [4, 5].

Литература
1. Зельдин Е. А. Цифровые интегральные схемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, Ленингр. отд-ние, 1986, с. 128, рис.9-8.Literature
1. Zeldin E. A. Digital integrated circuits in information-measuring equipment. - L .: Energoatomizdat, Leningrad. Department, 1986, p. 128, Fig. 9-8.

2. Алексенко А.Г., Шагурин И.И. Микросхемотехника. - М.: Радио и связь, 1990, с. 272, рис.7.1. 2. Aleksenko A.G., Shagurin I.I. Microcircuitry. - M .: Radio and communications, 1990, p. 272, Fig. 7.1.

3. Угрюмов Е. П. Проектирование элементов и узлов ЭВМ. - М.: Высшая школа, 1987, стр. 195, рис.11.13. 3. Ugryumov E. P. Design of computer elements and components. - M.: Higher School, 1987, p. 195, Fig. 11.13.

4. Управляемый напряжением генератор импульсов. Патент РФ 2103816, бюл. 1998 3. 4. A voltage controlled pulse generator. RF patent 2103816, bull. 1998 3.

5. Устройство фазовой синхронизации. Патент РФ 2119717, бюл. 1998 27. 5. Phase synchronization device. RF patent 2119717, bull. 1998 27.

Claims

An adder with a variable addition module, comprising a first adder and a second adder connected to the terminator buses, in which the inputs of the first term are connected to the outputs of the first adder, and the outputs are connected to the output sum bus, characterized in that an OR element, a block of controlled inverters, and a comparator connected by the first group of inputs to the outputs of the first adder, and the second group of inputs - to the input control bus of the addition module and the group of information inputs of the unit of controlled inverters, whose outputs are connected s the second term to the inputs of the second adder, the inputs of OR gate connected respectively with the output of the first adder and transfer with the output of the comparator, and its output - to the input of the control unit controls the inverter and the input of the second adder transfer.