RU2126990C1

RU2126990C1 - Device for commutation of processing units

Info

Publication number: RU2126990C1
Authority: RU
Inventors: В.М. Довгаль; Ф.А. Старков; С.С. Шевелев; О.Ф. Корольков; Е.И. Леонов
Original assignee: Курский Политехнический Институт
Priority date: 1992-04-20
Filing date: 1992-04-20
Publication date: 1999-02-27

Abstract

FIELD: computer engineering. SUBSTANCE: device has decoder, group of processing units and group of keys, unit of group of keys, unit of output channel, control unit, OR, NOR, NAND, NOT gates. EFFECT: increased functional capabilities, increased speed of information transmission from one local computer ring to another. 8 dwg

Description

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для решения задач при формировании архитектуры информационно-вычислительных и управляющих сетей. The invention relates to technical means of computer science and computer technology and can be used to solve problems in the formation of the architecture of information and computing and control networks.

Известно устройство для "Сопряжения процессоров и однородной вычислительной системе" (а. с. N 1273940, 1986 г. Бюл. N 44), позволяющее сформировать гибкую систему вычислительной сети. A device is known for "Interfacing processors and a homogeneous computing system" (a.s. N 1273940, 1986 Bull. N 44), which allows the formation of a flexible computer network system.

Известно также "Коммутационное устройство" (а.с. N 1246109, 1986 г. Бюл. N 27), позволяющее создать коммутационную сеть процессорных элементов. It is also known "Switching device" (AS N 1246109, 1986 Bull. N 27), which allows you to create a switching network of processor elements.

В качестве прототипа выбрано "Устройство коммутации процессоров" (а.с. N 1300488, 1987 г. Бюл. N 12), которое позволяет формировать архитектуру сетей. Из одного локального вычислительного кольца в другое, за счет возможности объединения этих колец в одно. С помощью данного устройства последовательно объединяются два смежных локальных кольца в одно. По объединенному сформированному основному кольцу передают адресату информационное сообщение. As a prototype, "Processor Switching Device" was selected (AS N 1300488, 1987 Bull. N 12), which allows you to create a network architecture. From one local computing ring to another, due to the possibility of combining these rings into one. Using this device, two adjacent local rings are sequentially combined into one. An informational message is transmitted to the addressee along the united formed main ring.

Поставлена задача о расширении функциональных возможностей коммутационной сети, упрощении аппаратной поддержку, а также увеличении скорости передачи информации из одного локального вычислительного кольца в другое. The task of expanding the functionality of the switching network, simplifying hardware support, as well as increasing the speed of information transfer from one local computing ring to another.

Изобретение позволит повысить скорость перестраиваемой коммутационной среды. Предлагаемое устройство позволит значительно снизить аппаратные средства, что ведет к упрощению комбинационной схемы устройства. The invention will increase the speed of the tunable switching environment. The proposed device will significantly reduce hardware, which leads to a simplification of the combinational circuit of the device.

Решение задачи осуществляется тем, что в устройство, содержащее дешифратор, коммутатор, дополнительно введены блок процессоров и системы ключей, блок ключей, блок выходного канала и блок управления, причем первый и второй управляющие выходы блока управления соединены соответственно с первым и вторым управляющими входами блока дешифратора, первый по пятый управляющие входы которого соединены соответственно с первым по пятый управляющими входами блока процессоров и системы ключей, информационный выход которого соединен с информационным входом блока системы ключей, управляющий вход которого соединен с третьим управляющим выходом блока управления, информационный выход блока системы ключей соединен с информационным входом блока выходного канала. Первый и второй управляющие входы "СБРОС" и "ПУСК" блока управления являются внешними входами устройства. The solution to the problem is that in a device containing a decoder, a switch, an additional processor unit and a key system, a key unit, an output channel unit and a control unit are additionally introduced, the first and second control outputs of the control unit being connected respectively to the first and second control inputs of the decoder unit , the first to fifth control inputs of which are connected respectively to the first to fifth control inputs of the processor unit and key system, the information output of which is connected to the information m the input of the key system block, the control input of which is connected to the third control output of the control unit, the information output of the key system block is connected to the information input of the output channel block. The first and second control inputs "RESET" and "START" of the control unit are external inputs of the device.

В предлагаемом устройстве роль коммутаторов играют электронные ключи. In the proposed device, the role of switches is played by electronic keys.

Если на вход такого ключа подан логический нуль, т.е. запирающий сигнал, то при этом происходит прерывание информации от источника (процессора) к приемнику (процессора, на вход которого поступает информация с выхода источника). Тем самым можно организовать гибкую систему коммутации. Если на вход ключа подана логическая единица, т.е. отпирающий сигнал, то при этом происходит соединение источника с приемником (входная информация с одного процессора поступает в этом случае на вход другого процессора - приемника). Так, с помощью подачи отпирающих и запирающих сигналов на вход ключей происходит организация коммутационной сети. If a logic zero is applied to the input of such a key, i.e. a locking signal, then the information is interrupted from the source (processor) to the receiver (the processor, the input of which receives information from the source output). Thus, you can organize a flexible switching system. If a logical unit is fed to the key input, i.e. the unlocking signal, then the source is connected to the receiver (in this case, the input information from one processor goes to the input of another processor - the receiver). So, by supplying unlocking and locking signals to the key input, the switching network is organized.

Блок ДШ дешифратор служит для определения формата работы коммутирующей системы всего устройства. В этом блоке формируются управляющие сигналы, которые определяют работу всей системы. Block DSH decoder is used to determine the format of the switching system of the entire device. In this block, control signals are generated that determine the operation of the entire system.

Блок ПСК процессоров и системы ключей служит для проведения процесса вычислений, а также для формирования формата работы коммутирующей системы устройства. The UCS block of processors and the key system serves to carry out the calculation process, as well as to form the format of the switching system of the device.

Блок СК системы ключей служит для коммутации выходной информации блока процессоров и системы ключей с выходным каналом устройства. The key system block SK serves for switching the output information of the processor unit and the key system with the output channel of the device.

Блок ВК - входной канал устройства. The VK block is the input channel of the device.

Отличительной особенностью многопроцессорных систем с программируемой архитектурой является простота программирования и распараллеливания задач. Однотипность МП, однородность распределенной памяти и коммутационной структуры, являющихся основой многопроцессорных систем с программируемой архитектурой, требует небольшого числа типов БИС, необходимых для синтеза. В результате достигаются высокая технологичность, надежность и ремонтноспособность подобных систем, а также возможность их неограниченного наращивания. A distinctive feature of multiprocessor systems with a programmable architecture is the simplicity of programming and task parallelization. The uniformity of the MP, the homogeneity of the distributed memory and switching structure, which are the basis of multiprocessor systems with programmable architecture, requires a small number of LSI types needed for synthesis. As a result, high technological effectiveness, reliability and maintainability of such systems are achieved, as well as the possibility of their unlimited expansion.

Это делает многопроцессорные системы с программируемой архитектурой параллельными в системах управления сложными объектами, при решении сложных задач, требующих параллельной переработки колоссальных потоков информации, при работе сложных задач [1]. This makes multiprocessor systems with programmable architecture parallel in the control systems of complex objects, when solving complex problems requiring parallel processing of colossal streams of information, when working complex tasks [1].

Многопроцессорные системы, ориентированные на достижение сверхбольших скоростей работы, содержат десятки или сотни сравнительно простых (элементарных) процессоров с упрощенными блоками управления. Отказ от универсальности применения таких ВС и специализация их на определенном, достаточно широком круге задач, допускающих эффективное распараллеливание вычислений, позволяют строить их с регулярной структурой связей между процессорами [2]. Multiprocessor systems aimed at achieving ultra-high speeds, contain dozens or hundreds of relatively simple (elementary) processors with simplified control units. The rejection of the universality of the use of such Armed Forces and their specialization in a certain, fairly wide range of tasks that allow efficient parallelization of computations, allow them to be built with a regular structure of connections between processors [2].

На фиг. 1 изображена структурная схема коммутирующей системы;
На фиг. 2 представлен вариант технической реализации блока дешифратора;
на фиг. 3 представлен вариант технической реализации коммутирующей системы, работающей в независимом режиме 1.In FIG. 1 shows a block diagram of a switching system;
In FIG. 2 shows an embodiment of a technical implementation of a decoder unit;
in FIG. Figure 3 shows a variant of the technical implementation of a switching system operating in an independent mode 1.

на фиг. 4 представлен вариант технической реализации коммутирующей системы, работающей в режиме 2, при котором организуются группы процессорных элементов, соединенных по 2. В режиме все процессорные элементы (всего 16) разбиваются на 8 групп. В каждой группе по 2 процессорных элемента. Группы работают независимо друг от друга. По сигналу из блока дешифратора вся выходная информация каждой группы через блок систему ключей поступает в выходной канал устройства). in FIG. Figure 4 shows the technical implementation of a switching system operating in mode 2, in which groups of processor elements are connected, connected by 2. In mode, all processor elements (16 in total) are divided into 8 groups. Each group has 2 processor elements. Groups work independently of each other. By the signal from the decoder block, all the output information of each group through the block the key system enters the output channel of the device).

На фиг. 5 представлен вариант технической реализации коммутирующей системы, работающей в режиме 3, при котором организуются группы процессорных элементов, соединенных по 4 процессорных элемента в каждой;
на фиг. 6 представлен вариант технической реализации коммутирующей системы, работающей в режиме 4, при котором организуются группы процессорных элементов, соединенных по 8 процессорных элемента в каждой;
на фиг. 7 - содержательная ГСА работы устройства;
на фиг. 8 - размеченная ГСА работы устройства.In FIG. 5 shows a variant of the technical implementation of a switching system operating in mode 3, in which groups of processor elements are connected, connected by 4 processor elements in each;
in FIG. 6 shows an embodiment of the technical implementation of a switching system operating in mode 4, in which groups of processor elements are connected, connected by 8 processor elements in each;
in FIG. 7 - meaningful GAW device operation;
in FIG. 8 - labeled GAW device operation.

Система коммутации процессорных элементов (фиг. 1) содержит блок 1 дешифратор, блок 2 процессоров и системы ключей, блок 3 систему ключей, блок 4, выходной канал устройства, блок 5 управления. The switching system of the processor elements (Fig. 1) comprises a decoder unit 1, a processor unit 2 and a key system, a key system unit 3, a unit 4, an output channel of the device, a control unit 5.

С появлением микропроцессоров (МП) проблема многопроцессорных вычислительных систем приобрела большую актуальность и выдвинулась на первый план. With the advent of microprocessors (MP), the problem of multiprocessor computing systems has become more relevant and has come to the fore.

Казалось, что создание МП позволит легко решить проблему синтеза многопроцессорных систем и обеспечит реализацию параллельных методов переработки информации. Однако многочисленные попытки синтезировать многопроцессорные структуры из разработанных и выпускаемых в настоящее время промышленностью МП натолкнулись на серьезные трудности. It seemed that the creation of MP would make it possible to easily solve the problem of synthesis of multiprocessor systems and would ensure the implementation of parallel methods of information processing. However, numerous attempts to synthesize multiprocessor structures from MPs developed and currently produced by the industry encountered serious difficulties.

Современные МП являются медленно действующими. Обмен информации между МП в многопроцессорной системе оказывается затруднительным, а работа МП является недостаточно согласованной, так как в них используется машинный язык низкого уровня. Modern MPs are slow acting. The exchange of information between MPs in a multiprocessor system is difficult, and the MPs work is not well coordinated, since they use a low-level machine language.

В результате многочисленных исследований были разработаны широко ныне известные многопроцессорные системы, в том числе магистральные, конвейерные, векторные, кольцевые, матричные, звездные, иерархические, ассоциативные, рекурсивные, модульные с перестраиваемой структурой. As a result of numerous studies, the widely known multiprocessor systems have been developed, including trunk, conveyor, vector, ring, matrix, star, hierarchical, associative, recursive, modular with a tunable structure.

К недостаткам многопроцессорных систем относятся жесткость, неизменность каналов связей, трудности распределения частей задач между параллельно работающими МП, трудности обмена информацией между МП, между МП и памятью, сложность и неэффективность внутренних систем коммутации, наличие узких каналов в системах обмена информацией. The disadvantages of multiprocessor systems include rigidity, invariance of communication channels, difficulties in distributing parts of tasks between parallel MPs, difficulties in exchanging information between MPs, between MPs and memory, the complexity and inefficiency of internal switching systems, the presence of narrow channels in information exchange systems.

Большое внимание уделяется проблемам коммутации, вопросам управления МП, памятью и внутрисистемными каналами связи, разработка простых, надежных и эффективных коммутационных структур. С целью устранения этих недостатков разработаны многопроцессорные вычислительные системы с гибкой программируемой архитектурой, в которых каналы связи между МП образуются путем их программирования в специальной коммутационной структуре. Much attention is paid to the problems of switching, the management of MP, memory and intra-system communication channels, the development of simple, reliable and efficient switching structures. In order to eliminate these shortcomings, multiprocessor computing systems with a flexible programmable architecture have been developed, in which communication channels between MPs are formed by programming them in a special switching structure.

Важнейшей составной частью многопроцессорной системы с программируемой архитектурой является универсальная коммутационная структура. Универсальные коммутационные структуры состоят из однотипных, соединенных друг с другом регулярным образом, автоматических коммутационных ячеек, которые характеризуются коллективным поведением. Такие коммутационные структуры позволяют образовывать любые многочисленные каналы связи между МП в многопроцессорных вычислительных системах. Настройка указанных каналов связи осуществляется путем программирования коммутационной структуры, в результате чего электронные каналы связи образуются автоматически. Каналы связи могут перестраиваться в процессе работы многопроцессорной системы с программируемой архитектурой [1]. The most important component of a multiprocessor system with programmable architecture is a universal switching structure. Universal switching structures consist of automatic switching cells of the same type, connected to each other in a regular manner, which are characterized by collective behavior. Such switching structures make it possible to form any numerous communication channels between MPs in multiprocessor computing systems. The specified communication channels are configured by programming the switching structure, as a result of which electronic communication channels are formed automatically. Communication channels can be rebuilt during the operation of a multiprocessor system with a programmable architecture [1].

Одним из способов построения многопроцессорных вычислительных систем универсального назначения является использование быстродействующего коммутатора межмодульных связей. One way to build multipurpose computing systems for universal use is to use a high-speed intermodule communications switch.

Коммутатор, приобретающий в таких системах характер центрального устройства, обеспечивает возможность установления связи любого процессора с любым модулем и любым модулем управления вводом-выводом, а также любого модуля управления вводом-выводом с любым модулем памяти. The switch, which acquires the character of a central device in such systems, provides the ability to establish the connection of any processor with any module and any I / O control module, as well as any I / O control module with any memory module.

Коммутатор образует межмодульные связи путем установления межсоединений в соответствующих точках пересечения прямоугольной сетки шин. Соединения между модулями сохраняются на все время передачи данных. При наличии коммутатора существенно уменьшается число конфликтов в системе, так как сам коммутатор не порождает конфликтов [2]. The switch forms intermodule communications by establishing interconnects at the respective intersection points of the rectangular bus grid. Connections between modules are maintained for the duration of the data transfer. In the presence of a switch, the number of conflicts in the system is significantly reduced, since the switch itself does not generate conflicts [2].

Для описания алгоритма работы блока 4 управления используются следующие идентификаторы. To describe the operation algorithm of control unit 4, the following identifiers are used.

1. ПУСК - команда запуска устройства. 1. START - command to start the device.

2. СБРОС - команда сброса работы устройства. 2. RESET - command to reset the device.

3. ВС1 - входной сигнал 1, код этого сигнала формирует работу коммутирующей системы. 3. BC1 - input signal 1, the code of this signal forms the operation of the switching system.

4. ВС2 - входной сигнал 2, код этого сигнала формирует работу коммутирующей системы. 4. BC2 - input signal 2, the code of this signal forms the operation of the switching system.

5. УС1 - управляющий сигнал 1, который управляет работой блока 3 системы ключей. 5. US1 - control signal 1, which controls the operation of block 3 of the key system.

6. УС2 - управляющий сигнал 2, поступающий на управляющие входы ключей блока процессоров и системы ключей. 6. US2 - control signal 2, received at the control inputs of the keys of the processor unit and key system.

7. УС3 - управляющий сигнал 3, поступающий на управляющие входы ключей блока процессоров и системы ключей. 7. US3 - control signal 3, received at the control inputs of the keys of the processor unit and key system.

8. УС4 - управляющий сигнал 4, поступающий на управляющие входы ключей блока процессоров и системы ключей. 8. US4 - control signal 4, received at the control inputs of the keys of the processor unit and key system.

9. УС5 - управляющий сигнал 5, поступающий на управляющие входы ключей блока процессоров и системы ключей. 9. US5 - control signal 5, received at the control inputs of the keys of the processor unit and key system.

10. УС6 - управляющий сигнал 6, поступающий на управляющие входы ключей блока процессоров и системы ключей. 10. US6 - control signal 6 received at the control inputs of the keys of the processor unit and key system.

11. ВИ - выходная информация блока 2 процессоров и системы ключей. 11. VI - the output of block 2 processors and key systems.

12. ИВ - выходная информация блока 3 системы ключей. 12. IV - the output of block 3 of the key system.

13. Уоо - установка исходных состояний функциональных блоков. Блок ДШ дешифратор состоит из элементов ИЛИ-НЕ, НЕ, ИЛИ. Синтез блока заключается в следующем: x1 и x2- входные переменные; УС2, УС3 и УС4 -выходные (см. таблицу). 13. Uoo - installation of initial states of functional blocks. Block DSH decoder consists of the elements OR-NOT, NOT, OR. The synthesis of the block is as follows: x1 and x2 are input variables; US2, US3 and US4 are outputs (see table).

Все функции реализованы в базисе ИЛИ- НЕ. All functions are implemented in the OR-NOT basis.

Помимо перечисленных функций используются функции УС5 и УС6; УС5 = УС2 V УС3 V УС4; функция УС6 = УС3 V УС4. In addition to the listed functions, the US5 and US6 functions are used; US5 = US2 V US3 V US4; function US6 = US3 V US4.

Сигнал УС1 поступает на управляющие входы ключей: Кл 2.1 - Кл 2.16 блока СК системы ключей. The signal US1 arrives at the control inputs of the keys: Cl 2.1 - Cl 2.16 block SK key system.

Сигнал УС2 поступает на управляющие входы ключей Кл 3.1 - Кл 3.8 блока ПСК процессоров и системы ключей. The signal US2 arrives at the control inputs of keys Kl 3.1 - Kl 3.8 block PSK processors and key systems.

Сигнал УС3 поступает на управляющие входы ключей: Кл 4.1 - Кл 4.4 блока ПСК процессоров и системы ключей. The signal US3 is fed to the control inputs of the keys: Cl 4.1 - Cl 4.4 block PSK processors and key systems.

Сигнал УС4 поступает на управляющие входы ключей: Кл 1.4, Кл 1.11, Кл 5.1, Кл 5.2 блока ПСК процессоров и системы ключей. The signal US4 is supplied to the control inputs of the keys: Cl 1.4, Cl 1.11, Cl 5.1, Cl 5.2 of the PSK block of processors and the key system.

Сигнал УС5 поступает на управляющие входы ключей: Кл 1.1 и Кл 1.3, Кл 1.5, Кл 1.7, Кл 1.8, Кл 1.10, Кл 1.12, Кл 1.14 блока ПСК процессоров и системы ключей. The signal US5 arrives at the control inputs of the keys: Cl 1.1 and Cl 1.3, Cl 1.5, Cl 1.7, Cl 1.8, Cl 1.10, Cl 1.12, Cl 1.14 of the PSK block of the processors and the key system.

Сигнал УС6 поступает на управляющие входы ключей: Кл 1.2, Кл 1.6, Кл 1.9, Кл 1.13 блока ПСК процессоров и системы ключей. The signal US6 is supplied to the control inputs of the keys: Cl 1.2, Cl 1.6, Cl 1.9, Cl 1.13 of the PSK block of the processors and the key system.

Блок ПСК процессоров и системы ключей состоит из 16 процессорных элементов, ключей Кл 1.1 - Кл 1.1.4, схем ИЛИ 1.1 - 1.8, Кл 3.1 - Кл 3.8, Кл 4.1 - 4.4, Кл 5.1, Кл 5.2. Схематическое решение этого блока заключается в следующем. The PSK block of processors and the key system consists of 16 processor elements, keys Cl 1.1 - Cl 1.1.4, circuits OR 1.1 - 1.8, Cl 3.1 - Cl 3.8, Cl 4.1 - 4.4, Cl 5.1, Cl 5.2. The schematic solution to this block is as follows.

Выходная информация ПРЭ 1 поступает на информационные входы ключей Кл 1.1, Кл 4.1, Кл 5.1, а также на вход Кл 2.1 ключей блока СК системы ключей. The output information of the PRE 1 is supplied to the information inputs of the keys Cl 1.1, Cl 4.1, Cl 5.1, as well as to the input of Cl 2.1 keys of the key block of the key system.

Выходная информация ПРЭ 2 поступает на вход Кл 1.1, выход Кл 1.1 является входом ПРЭ 1. Выходная информация Кл 3.1 поступает на первые вход схемы ИЛИ 1.1. Выход ПРЭ 1 также поступает на вход ключей Кл 2.2 СК блока системы ключей. The output information of the PDE 2 goes to the input of CL 1.1, the output of CL 1.1 is the input of the PDE 1. The output of CL 3.1 goes to the first input of the OR 1.1 circuit. The output of the PRE 1 also goes to the input of the keys C 2.2 SC key system block.

Выходная информация ПРЭ 3 поступает на вход Кл 1.2, выход которого является вторым входом схемы ИЛИ 1.1, а также поступает на вход Кл 3.2 и на вход Кл 1.3 блока СК системы ключей. Выходная информация ПРЭ 4 поступает на вход ключа Кл 1.3, выход которого поступает на вход ПРЭ 3, а также на вход Кл 2.4 блока СК системы ключей. Выходная информация ПРЭ 5 поступает на информационный вход ключа Кл 1.4, выход которого является первым входом в схему ИЛИ 1.2, на второй и третий входы схемы ИЛИ 1.2 поступает соответственно выходная информация ключей: Кл 3.2 и Кл 4.1. Также выход ПРЭ 5 поступает на информационные входы ключей: Кл 3.3 и Кл 1.5 блока СК системы ключей. The output of the ERE 3 is fed to the input of Cl 1.2, the output of which is the second input of the OR 1.1 circuit, and also goes to the input of Cl 3.2 and the input of Cl 1.3 of the key block of the key system. The output of the PRE 4 goes to the input of the Key 1.3, the output of which goes to the input of the PRE 3, as well as to the input of Cl 2.4 of the key block of the key system. The output information of the PRE 5 is fed to the information input of the Key 1.4 key, the output of which is the first input to the OR 1.2 circuit, the second and third inputs of the OR 1.2 circuit receive the corresponding output information of the keys: Cl 3.2 and Cl 4.1. Also, the output of the PRE 5 is supplied to the information inputs of the keys: Cl 3.3 and Cl 1.5 of the key block system SK.

Выходная информация ПРЭ 6 поступает на информационный вход Кл 1.5, выход которого поступает на вход ПРЭ 5, также выход ПРЭ 6 соединен с информационным входом Кл 1.6 блока СК системы ключей. The output information of the PRE 6 is fed to the information input of CL 1.5, the output of which is fed to the input of the PRE 5, also the output of the PRE 6 is connected to the information input of the CL 1.6 block of the key system block SK.

Выходная информация ПРЭ 7 поступает на информационный вход Кл 1.6, выход которго соединен со вторым входом схемы ИЛИ 1.3, выход которой соединен со входом ПРЭ 6. На второй вход схемы ИЛИ 1.3 поступает выходная информация Кл 3.3, также выход ПРЭ 7 соединен с входом Кл 2.7 блока СК системы ключей и с информационным входом Кл 3.4, выход которого соединен с первым входом схемы ИЛИ 1.4, на второй вход схемы ИЛИ 1.4 поступает выход с ключа Кл 4.2, на третий вход этой схемы поступает выход с ключа Кл 5.1. The output information of the PRE 7 goes to the information input of CL 1.6, the output of which is connected to the second input of the OR 1.3 circuit, the output of which is connected to the input of the PRE 6. The second input of the OR 1.3 circuit receives the output information of CL 3.3, and the output of the PRE 7 is connected to the input of Cl 2.7 block SK of the key system and with information input Кl 3.4, the output of which is connected to the first input of the OR 1.4 circuit, the output from the key Кl 4.2 is supplied to the second input of the circuit OR 1.4, the output from the key is 5.1.

Выход схемы ИЛИ 1.4 поступает на вход ПРЭ 8, выход ПРЭ 8, выход которого поступает на информационный вход Кл 1.7, а также на вход Кл 2.8 блока СК системы ключей. The output of the OR 1.4 circuit is fed to the input of the PRE 8, the output of the PRE 8, the output of which is supplied to the information input of Cl 1.7, as well as to the input of Cl 2.8 of the key block system SK.

Выходная информация ПРЭ 9 поступает на информационные входы ключей: Кл 3.5, Кл 5.2, а также на вход ключа Кл 2.9 блока СК системы ключей. The output information of the PRE 9 is supplied to the information inputs of keys: Cl 3.5, Cl 5.2, as well as to the input of the key Cl 2.9 of the key block of the key system.

Выходная информация ПРЭ 10 поступает на информационный вход Кл 1.8, выход которого является входом ПРЭ 9, также выход ПРЭ 10 соединен с входом ключа Кл 1.10 блока СК системы ключей. The output information of the PRE 10 is fed to the information input of Cl 1.8, the output of which is the input of the PRE 9, also the output of the PRE 10 is connected to the input of the key Cl 1.10 of the key system block SK.

Выходная информация ПРЭ 11 поступает на информационные входы ключей: Кл 2.12 блока СК системы ключей и на Кл 1.10, выход которого является входом ПРЭ 11. The output information of the PRE 11 is supplied to the information inputs of the keys: Cl 2.12 of the SC key system block and to Cl 1.10, the output of which is the input of the PRE 11.

Выходная информация ПРЭ 12 поступает на информационные воды ключей: Кл 2.12 блока СК системы ключей и на Кл 1.10, выход которого является входом ПРЭ 11. The output information of the PRE 12 is supplied to the informational water of the keys: Cl 2.12 of the block SK of the key system and Cl 1.10, the output of which is the input of the PRE 11.

Выходная информация ПРЭ 13 поступает на информационые входы ключей: Кл 3.7, Кл 4.4, Кл 2.13 блока системы ключей, а также на Кл 1.11, выход которого является первым входом схемы ИЛИ 1.6. На второй и третий входы этой схемы ИЛИ 1.6 поступают выходы ключей: Кл 3.6 и Кл 4.3 соответственно. Выход схемы ИЛИ 1.6 соединен с входом ПРЭ 12. The output information of the ERE 13 is supplied to the information inputs of the keys: Cl 3.7, Cl 4.4, Cl 2.13 of the key system block, as well as to Cl 1.11, the output of which is the first input of the OR 1.6 circuit. The second and third inputs of this OR 1.6 circuit receive key outputs: Cl 3.6 and Cl 4.3, respectively. The output of the circuit OR 1.6 is connected to the input of the power supply 12.

Выходная информация ПРЭ 14 поступает на информационные входы ключей: Кл 2.14 блока СК системы ключей, а также Кл 1.12, выход которого является входом ПРЭ 13. The output information of the PRE 14 is supplied to the information inputs of the keys: Cl 2.14 of the block SK of the key system, as well as Cl 1.12, the output of which is the input of the PRE 13.

Выходная информация ПРЭ 15 поступает на информационные входы ключей: Кл 3.8, Кл 2.15 блока СК системы ключей, а также Кл 1.13, выход которого является первым входом схемы ИЛИ 1.7. На второй вход этой схемы ИЛИ 1.7 поступает выход ключа Кл 3.7, выход схемы ИЛИ 1.7 является входом ПРЭ 14. The output information of the ERE 15 is supplied to the information inputs of the keys: Cl 3.8, Cl 2.15 of the key block of the key system, as well as Cl 1.13, the output of which is the first input of the OR circuit 1.7. The second input of this OR 1.7 circuit receives the output of the Kl 3.7 key, the output of the OR 1.7 circuit is the input of the PRE 14.

Выходная информация ПРЭ 16 поступает на информационные входы ключей: Кл 2.16, блока СК системы ключей, а также Кл 1.14, выход которого является входом ПРЭ 15. The output information of the PRE 16 is supplied to the information inputs of the keys: Cl 2.16, block SK of the key system, as well as Cl 1.14, the output of which is the input of the PRE 15.

Выходная информация ключей: Кл 3.8, Кл 4.4, Кл 5.2 поступает на первый, второй и третий входы схемы ИЛИ 1.8 соответственно, выход которой является входом ПРЭ 16. The output of the keys: Cl 3.8, Cl 4.4, Cl 5.2 is supplied to the first, second, and third inputs of the OR circuit 1.8, respectively, the output of which is the input of the EPR 16.

Работа устройства системы коммутации процессорных элементов заключается в следующем. The operation of the device switching system of the processor elements is as follows.

Внешние управляющие сигналы "Пуск" и "Сброс" поступают в блок БУ управления. Из блока БУ управления в блок ДШ дешифратора поступают сигналы ВС1 и ВС2. Эти сигналы являются управляющими сигналами блока ДШ дешифратора. Двоичный код сигналов ВС1 и ВС2 формирует режим работы системы коммутации процессорных элементов. Существуют четыре двоичных набора двух сигналов. Первый код - ОО. По приходу в блок ДШ дешифратора двоичного кода ОО из блока БУ управления система коммутации работает в первом - "независимом" режиме. Этот режим характерен независимой работой процессорных элементов. Все процессорные элементы при этом работают независимо друг от друга. Этот режим организуется следующим образом. External control signals "Start" and "Reset" are received in the control unit. Signals BC1 and BC2 are received from the control unit in the control unit DS of the decoder. These signals are the control signals of the DSH unit of the decoder. The binary code of signals BC1 and BC2 forms the operating mode of the switching system of the processor elements. There are four binary sets of two signals. The first code is OO. Upon arrival of the OO binary code decoder block from the control unit in the control unit, the switching system operates in the first - "independent" mode. This mode is characterized by the independent operation of processor elements. All processor elements at the same time operate independently of each other. This mode is organized as follows.

На управляющие выходы ключей: Кл 1.1 - Кл 1.14, Кл 3.1 - Кл 3.8, Кл 4.1 - Кл 4.4, Кл 5.1, Кл 5.2 системы поданы из блока ДШ дешифратора запирающие потенциалы, при этом блокируется связь между процессорными элементами, тем самым обеспечивается "независимый" режим работы системы коммутации. На управляющие входы системы ключей Кл 2.1 - Кл 2.16 блока СК подан отпирающий потенциал из блока управления. При этом вся выходная информация каждого процессорного элемента системы коммутации через открытые ключи блока СК поступает на блок выходного канала устройства. To the control outputs of the keys: Cl 1.1 - Cl 1.14, Cl 3.1 - Cl 3.8, Cl 4.1 - Cl 4.4, Cl 5.1, Cl 5.2 the systems are supplied with locking potentials from the decoder block of the decoder, while communication between the processor elements is blocked, thereby ensuring an "independent "operating mode of the switching system. The unlocking potential from the control unit is applied to the control inputs of the key system Cl 2.1 - Cl 2.16 of the SK unit. In this case, all the output information of each processor element of the switching system through the public keys of the SC block is fed to the block of the output channel of the device.

Двоичный код из блока ДШ дешифратора 01 определяет второй режим работы системы коммутации - "режим по два". При этом режиме образуются группы процессорных элементов по два процессорных элемента в каждой группе. Образуются восемь групп. The binary code from the DSH block of the decoder 01 defines the second mode of operation of the switching system - “two-mode”. In this mode, groups of processor elements of two processor elements in each group are formed. Eight groups are formed.

В состав первой группы входят: ПРЭ 1 и ПРЭ 2 (процессорные элементы), а также ключи: Кл 1.1, схема ИЛИ 1.1, Кл 3.1. На управляющие входы этих ключей подан отпирающий потенциал. The first group includes: PRE 1 and PRE 2 (processor elements), as well as keys: CL 1.1, OR 1.1 circuit, CL 3.1. An unlocking potential is applied to the control inputs of these keys.

Вторая группа состоит из ПРЭ 3 и ПРЭ 4, а также ключей: Кл 1.3, схемы ИЛИ 1.2, Кл 3.2. На управляющий вход ключа Кл 1.2 подан запирающий потенциал, тем самым нет связи между первой и второй группой. The second group consists of PRE 3 and PRE 4, as well as keys: Cl 1.3, OR circuit 1.2, Cl 3.2. A locking potential is applied to the control input of the Kl 1.2 key, thereby there is no connection between the first and second group.

Третья группа состоит из ПРЭ 5 и ПРЭ 6, а также ключей Кл 1.5, схемы ИЛИ 1.3, Кл 3.3. На управляющие входы этих ключей подан отпирающий потенциал. На управляющий вход ключа Кл 1.4 подан запирающий потенциал, тем самым нет связи между второй и третьей группой. The third group consists of PRE 5 and PRE 6, as well as keys Cl 1.5, the circuit OR 1.3, Cl 3.3. An unlocking potential is applied to the control inputs of these keys. A locking potential is applied to the control input of the Key 1.4; thus, there is no connection between the second and third groups.

Четвертая группа состоит из ПРЭ 7 и ПРЭ 8, а также ключей Кл 1.7, схемы ИЛИ 1.4, Кл 3.4. На управляющие входы этих ключей подан отпирающий потенциал. На управляющий вход ключа Кл 1.6 подан запирающий потенциал, тем самым нет связи между третьей и четвертой группой. The fourth group consists of PRE 7 and PRE 8, as well as keys Cl 1.7, the circuit OR 1.4, Cl 3.4. An unlocking potential is applied to the control inputs of these keys. A locking potential is applied to the control input of the Key 1.6 key, thereby there is no connection between the third and fourth group.

Пятая группа состоит из ПРЭ 9 и ПРЭ 10, а также ключей Кл 1.8, схемы ИЛИ 1.5, Кл 3.5. На управляющие входы этих ключей подан отпирающий потенциал. Связи между четвертой и пятой группой нет по схеме. The fifth group consists of PRE 9 and PRE 10, as well as keys Cl 1.8, circuit OR 1.5, Cl 3.5. An unlocking potential is applied to the control inputs of these keys. There is no connection between the fourth and fifth groups according to the scheme.

Шестая группа состоит из ПРЭ 11 и ПРЭ 12, а также ключей Кл 1.10, схемы ИЛИ 1.6, Кл 3.6. На управляющие входы этих ключей подан отпирающий потенциал. На управляющий вход ключа Кл 1.9 подан запирающий потенциал, тем самым нет связи между пятой и шестой группой. The sixth group consists of PRE 11 and PRE 12, as well as keys Cl 1.10, circuit OR 1.6, Cl 3.6. An unlocking potential is applied to the control inputs of these keys. A locking potential is applied to the control input of the Key 1.9 key, thereby there is no connection between the fifth and sixth group.

Седьмая группа состоит из ПРЭ 13 и ПРЭ 14, а также ключей Кл 1.12, схемы ИЛИ 1.7, Кл 3.7. На управляющие входы этих ключей подан отпирающий потенциал. The seventh group consists of PRE 13 and PRE 14, as well as keys Cl 1.12, OR circuit 1.7, Cl 3.7. An unlocking potential is applied to the control inputs of these keys.

На управляющий вход ключа Кл 1.11 подан запирающий потенциал, тем самым нет связи между шестой и седьмой группой. A locking potential is applied to the control input of the key Cl 1.11, thereby there is no connection between the sixth and seventh group.

Восьмая группа состоит из ПРЭ 15 и ПРЭ 16, а также ключей Кл 1.14, схемы ИЛИ 1.8, Кл 3.8. На управляющие входы этих ключей подан отпирающий потенциал. На управляющий вход ключа Кл 1.13 подан запирающий потенциал, тем самым нет связи между седьмой и восьмой группой. The eighth group consists of PRE 15 and PRE 16, as well as keys Cl 1.14, circuit OR 1.8, Cl 3.8. An unlocking potential is applied to the control inputs of these keys. A locking potential is applied to the control input of the key Cl 1.13, thereby there is no connection between the seventh and eighth groups.

На управляющие входы ключей Кл 4.1 - Кл 4.4, а также Кл 5.1 и Кл 5.2 подан соответственно запирающий потенциал. На управляющие входы блока СК системы ключей Кл 2.1 - Кл 2.16 из блока управления подан отпирающий потенциал, при этом вся выходная информация групп блока ПСК процессоров и системы ключей через "открытые" ключи поступает на блок выходного канала устройства. Locking potential is applied to the control inputs of keys Cl 4.1 - Cl 4.4, as well as Cl 5.1 and Cl 5.2. The unlocking potential is supplied to the control inputs of the SK 2.1 key-Cl 2.16 key system block from the control unit, and all the output information of the PSK block groups of the processors and the key system is transmitted through the “open” keys to the device output channel block.

Двоичный код из блока ДШ дешифратора 10 определяет третий режим работы системы коммутации - "режим по четыре". При этом режиме образуются группы процессорных элементов по четыре процессорных элемента в каждой группе. Образуются четыре группы. The binary code from the DS block of the decoder 10 defines the third mode of operation of the switching system - the "four mode". In this mode, groups of processor elements are formed with four processor elements in each group. Four groups are formed.

В состав первой группы входят ПРЭ 1, ПРЭ 2, ПРЭ 7 и ПРЭ 8, а также ключи: Кл 1.5, схема ИЛИ 1.3, Кл 1.6, Кл 1.7, схема ИЛИ 1.4, Кл 4.2. На управляющие входы этих ключей подан отпирающий потенциал. На управляющие входы ключей Кл 3.3 и Кл 3.4 подан соответственно запирающий потенциал, тем самым нет связи между первой и второй группой этого режима. The first group includes PRE 1, PRE 2, PRE 7 and PRE 8, as well as keys: Cl 1.5, OR 1.3, Cl 1.6, Cl 1.7, OR 1.4, Cl 4.2. An unlocking potential is applied to the control inputs of these keys. The locking inputs are applied to the control inputs of the keys Kl 3.3 and Kl 3.4, which means that there is no connection between the first and second groups of this mode.

В состав третьей группы входят ПРЭ 9, ПРЭ 10, ПРЭ 11 и ПРЭ 12, а также ключи: Кл 1.8, схема ИЛИ 1.5, Кл 1.9, Кл 1.10, схема ИЛИ 1.6, Кл 4.3. На управляющие входы этих ключей подан отпирающий потенциал. На управляющие входы этих ключей ключей Кл 3.5, Кл 3.6 подан запирающий потенциал. На управляющий вход ключа Кл 1.11 подан соответственно запирающий потенциал, тем самым нет связи между третьей и четвертой группой этого режима. The third group includes PRE 9, PRE 10, PRE 11 and PRE 12, as well as keys: Cl 1.8, OR 1.5, Cl 1.9, Cl 1.10, OR 1.6, Cl 4.3. An unlocking potential is applied to the control inputs of these keys. A locking potential is applied to the control inputs of these keys of keys Kl 3.5, Kl 3.6. A locking potential is applied to the control input of the key Cl 1.11, thereby there is no connection between the third and fourth groups of this mode.

Четвертая группа - ПРЭ 13, ПРЭ 14, ПРЭ 15 и ПРЭ 16, а также ключи: Кл 1.12, схема ИЛИ 1.7, Кл 1.13, Кл 1.14, схема ИЛИ 1.8. Кл 4.4. На управляющие входы ключей Кл 1.12, Кл 1.13, Кл 1.14, Кл 4.4, поданы отпирающие потенциалы. На управляющие входы ключей Кл 3.7 и Кл 3.8 поданы запирающие потенциалы. The fourth group - PRE 13, PRE 14, PRE 15 and PRE 16, as well as keys: Cl 1.12, OR 1.7, Cl 1.13, 1.14, OR 1.8. Cl 4.4. On the control inputs of the keys Kl 1.12, Kl 1.13, Kl 1.14, Kl 4.4, unlocking potentials are applied. Locking potentials are supplied to the control inputs of keys Kl 3.7 and Kl 3.8.

В этом режиме на управляющие входы ключей Кл 5.1, Кл 5.2 поданы запирающие потенциалы. В каждой группе процессорные элементы работают в совокупности. Выходная информация из блока 2 процессоров и системы ключей через систему ключей блока 3 по приходу сигнала "УС1:=1" соединяется с выходным каналом. In this mode, locking potentials are applied to the control inputs of the keys Cl 5.1, Cl 5.2. In each group, the processor elements work together. The output information from block 2 of the processors and the key system through the key system of block 3 upon the arrival of the signal "US1: = 1" is connected to the output channel.

Четвертый режим - "режим по восемь". При этом режиме образуются две группы по восемь процессорных элементов в каждой. The fourth mode is "eight mode." In this mode, two groups of eight processor elements in each are formed.

Первая группа - ПРЭ 1, ПРЭ 2, ПРЭ 3, ПРЭ 4, ПРЭ 5, ПРЭ 6, ПРЭ 7, ПРЭ 8, а также ключи Кл 1.1, схема ИЛИ 1.3, Кл 1.2, Кл 1.3, схема ИЛИ 1.2, Кл 1.4, Кл 1.5, схема ИЛИ 1.3, Кл 3.1, Кл 1.6, Кл 1.7, схема ИЛИ 1.4, Кл 5.1. На управляющие входы этих ключей Кл 3.1, Кл 3.2, Кл 3.3, Кл 3.4, Кл 4.1, Кл 4.2 поданы запирающие потенциалы, тем самым организована первая группа элементов четвертого режима. The first group - PRE 1, PRE 2, PRE 3, PRE 4, PRE 5, PRE 6, PRE 7, PRE 8, as well as keys Cl 1.1, circuit OR 1.3, Cl 1.2, Cl 1.3, circuit OR 1.2, Cl 1.4, Cl 1.5, circuit OR 1.3, Cl 3.1, Cl 1.6, Cl 1.7, circuit OR 1.4, Cl 5.1. Locking potentials are applied to the control inputs of these keys Cl 3.1, Cl 3.2, Cl 3.3, Cl 3.4, Cl 4.1, Cl 4.2, thereby organizing the first group of elements of the fourth mode.

Вторая группа - ПРЭ 9, ПРЭ 10, ПРЭ 11, ПРЭ 12, ПРЭ 13, ПРЭ 15, ПРЭ 16, а также ключи КЛ 1.8, схема ИЛИ 1.5, Кл 1.9, Кл 1.14, схема ИЛИ 1.6, Кл 1.11, Кл 1.12, схема ИЛИ 1.7, Кл 1.13, Кл 1.14, схема ИЛИ 1.8, Кл 5.2. На управляющие входы этих ключей поданы отпирающие потенциалы. На управляющие входы ключей Кл 3.5, Кл 3.6, Кл 3.7, Кл 3.8, Кл 4.3, Кл 4.4 поданы запирающие потенциалы, тем самым организована вторая группа элементов четвертого режима. The second group - PRE 9, PRE 10, PRE 11, PRE 12, PRE 13, PRE 15, PRE 16, as well as KL 1.8 keys, OR 1.5, Cl 1.9, Cl 1.14, OR 1.6, Cl 1.11, Cl 1.12, OR circuit 1.7, CL 1.13, CL 1.14, OR circuit 1.8, CL 5.2. The unlocking potentials are applied to the control inputs of these keys. Locking potentials are applied to the control inputs of keys Kl 3.5, Kl 3.6, Kl 3.7, Kl 3.8, Kl 4.3, Kl 4.4, thereby organizing the second group of elements of the fourth mode.

В каждой группе процессорные элементы работают в совокупности. Выходная информация из блока 2 процессорных элементов и системы ключей через систему ключей блока 3 по приходу из блока управления управляемого сигнала "УС1:=1" соединяется с блоком выходного канала (ВК). In each group, the processor elements work together. The output from block 2 of the processor elements and the key system through the key system of block 3 upon arrival from the control unit of the controlled signal "US1: = 1" is connected to the block of the output channel (VK).

Работа алгоритма управления устройства. The operation of the device control algorithm.

Содержательная ГСА управления приведена на фиг. 7 и отражает работу блока управления 5 (фиг. 1). A meaningful GAW control is shown in FIG. 7 and reflects the operation of the control unit 5 (Fig. 1).

По сигналам "Уоо" и "ПУСК" (блоки 2, 4 - граф-схемы алгоритма) происходит установка в нуль всех процессорных элементов устройства по командам "СБРОС:=1", "ПУСК:=1" соответственно (блоки 3 и 5). By the signals “Uoo” and “START” (blocks 2, 4 - graph diagrams of the algorithm), all processor elements of the device are set to zero by the commands “RESET: = 1”, “START: = 1”, respectively (blocks 3 and 5) .

Также в блоке 5 алгоритма по команде "УС1:=0" происходит подача из блока БУ управления запирающего потенциала на управляющие входы ключей блока БСК системы ключей. Also, in block 5 of the algorithm, by the command "US1: = 0", a locking potential is supplied from the control unit to the control inputs of the keys of the BSK block of the key system.

По команде "УС2:=0" (блока 5 алгоритма) происходит подача из блока БДШ дешифратора запирающего потенциала на управляющие входы ключей: Кл 4.1 - Кл 4.4 блока БПСК процессоров и системы ключей. By the command "US2: = 0" (block 5 of the algorithm), a locking potential decoder is supplied from the BDS block to the key control inputs: Cl 4.1 - Cl 4.4 of the BPSC block of processors and the key system.

По команде "УС3:=0" (блока 5 алгоритма) происходит подача из блока БДШ дешифратора запирающего потенциала на управляющие входы ключей: Кл 1.4. Кл 1.11, Кл 5.1, Кл 5.2 блока БПСК процессоров и системы ключей. By the command "US3: = 0" (block 5 of the algorithm), a locking potential decoder is supplied from the BDS block to the control key inputs: Cl 1.4. Cl 1.11, Cl 5.1, Cl 5.2 block BPSK processors and key systems.

В блоке 6 алгоритма по команде "УС4:=0" происходит подача из блока БДШ дешифратора запирающего потенциала на управляющие входы ключей: Кл 1.4, Кл 1.11, Кл 5.1, Кл 5.2 блока БПСК процессоров и системы ключей. In block 6 of the algorithm, according to the command “US4: = 0”, a blocking potential decoder is supplied from the BDS block to the control key inputs: Cl 1.4, Cl 1.11, Cl 5.1, Cl 5.2 of the BPSC block of processors and the key system.

По команде "УС5:=0" (блока 6 алгоритма) происходит подача из блока БДШ дешифратора запирающего потенциала на управляющие входы ключей: Кл 1.1, Кл 1.3, Кл 1.5, Кл 1.7, Кл 1.8, Кл 1.10, Кл 1.12, Кл 1.14 блока БПСК процессоров и системы ключей. At the command "US5: = 0" (block 6 of the algorithm), a lock potential decoder is supplied from the BDS block to the control key inputs: Cl 1.1, Cl 1.3, Cl 1.5, Cl 1.7, Cl 1.8, Cl 1.10, Cl 1.12, Cl 1.14 blocks BPSK processors and key systems.

По команде "УС6:=0" (блока 6 алгоритма) происходит подача из блока БДШ дешифратора запирающего потенциала на управляющие входы ключей: Кл 1.2, Кл 1.6, Кл 1.9, Кл 1.13 блока БПСК процессоров из системы ключей. By the command "US6: = 0" (block 6 of the algorithm), a lock potential decoder is supplied from the BDS block to the control key inputs: Cl 1.2, Cl 1.6, Cl 1.9, Cl 1.13 of the BPSK processor block from the key system.

В блоке 7 алгоритма по команде происходит проверка признака работы устройства в "независимом режиме", который характеризуется кодом 00 ("ВС1=0" и "ВС2=0"), при этом осуществляет переход на блок 10 алгоритмов. In block 7 of the algorithm, the command checks the sign of the operation of the device in the "independent mode", which is characterized by the code 00 ("BC1 = 0" and "BC2 = 0"), and switches to block 10 of the algorithms.

В блоке 8 и 9 происходит подача запирающих и отпирающих потенциалов из блоков БДШ дешифратора из блока БУ управления, которые определяют работу устройства в независимом режиме. In block 8 and 9, locking and unlocking potentials are supplied from the decoder BDS blocks from the control unit BU, which determine the operation of the device in an independent mode.

В блоке 8 алгоритма по командам "УС2:=0", "УС3:=0", "УС4:=0" происходит подача из блока БДШ дешифратора запирающих потенциалов на управляющие входы соответствующих ключей. In block 8 of the algorithm, according to the commands "US2: = 0", "US3: = 0", "US4: = 0", blocking potentials are fed from the BDS unit of the decoder to the control inputs of the corresponding keys.

В блоке 9 алгоритма по командам "УС5:=0" и "УС6:=0" происходит подача из блока БДШ дешифратора запирающих потенциалов на управляющие входы соответствующих ключей блока БПСК процессоров и системы ключей. In block 9 of the algorithm, according to the commands “US5: = 0” and “US6: = 0”, blocking potentials are supplied from the BDS block of the decoder to the control inputs of the corresponding keys of the BPSK block of processors and the key system.

По команде "УС1:=1" происходит подача из блок БУ управления запирающих потенциалов на управляющие входы ключей Кл 2.1 - Кл 2.16 блока БПСК процессоров и системы ключей. При этом осуществится переход на блок 18 алгоритма (фиг. 7). By the command "US1: = 1", locking potentials are supplied from the control unit to the control inputs of keys Cl 2.1 - Cl 2.16 of the BPSK block of processors and the key system. In this case, the transition to the block 18 of the algorithm (Fig. 7).

В блоке 10 алгоритма происходит проверка признака работы устройства в "режиме по два", который характеризуется кодом 01 (ВС1=0" и "ВС2=1"), при этом осуществляется переход на блок 13 алгоритма. In block 10 of the algorithm, the feature of the device is checked in the "two-mode" mode, which is characterized by code 01 (BC1 = 0 "and" BC2 = 1 "), and the transition to block 13 of the algorithm is performed.

В блоке 11 алгоритма по командам "УС2:=1", "УС3:=0", "УС4:=0" происходит подача из блока БДШ дешифратора запирающих потенциалов на управляющие входы соответствующих ключей блока БПСК процессоров и системы ключей. In block 11 of the algorithm, according to the commands "US2: = 1", "US3: = 0", "US4: = 0", blocking potentials are fed from the BDS unit of the decoder to the control inputs of the corresponding keys of the BPSK processors and the key system.

В блоке 12 алгоритма по командам "УС5:=1", "УС6:=0", "УС1:=1" происходит подача из блока БДШ дешифратора и соответственно отпирающего и запирающего потенциалов на соответствующие ключи блока БПСК процессоров и системы ключей, а также подача из блока БУ управления отпирающего потенциала на соответствующие ключи блока БСК системы ключей. При этом осуществляется переход на блок 18 алгоритма (фиг. 7). In block 12 of the algorithm, according to the commands “US5: = 1”, “US6: = 0”, “US1: = 1”, a decoder and, respectively, unlocking and locking potentials are supplied to the corresponding keys of the BPSK processors and key systems, as well as supply of the unlocking potential from the control unit to the corresponding keys of the BSK block of the key system. In this case, the transition to the block 18 of the algorithm (Fig. 7).

В блоке 13 алгоритма происходит проверка признака работы устройства в "режиме по четыре", который характеризуется кодом 10 ("ВС1=1" и "ВС2=0"). При этом осуществляется переход на блок 16 алгоритма (фиг. 7). In block 13 of the algorithm, the feature of the device is checked in the "four mode", which is characterized by code 10 ("BC1 = 1" and "BC2 = 0"). In this case, the transition to the block 16 of the algorithm (Fig. 7).

В блоке 14 алгоритма по командам "УС2:=0", "УС3:=1", "УС4:=0" происходит подача из блока БДШ дешифратора соответственно запирающего, отпирающего и запирающего потенциалов на управляющие входы соответствующих ключей блока БПСК процессоров и системы ключей (фиг. 7). In block 14 of the algorithm, according to the commands "US2: = 0", "US3: = 1", "US4: = 0", the decoder receives, from the BDS block, a decoder, respectively, of locking, unlocking and locking potentials to the control inputs of the corresponding keys of the BPSK processor unit and key system (Fig. 7).

В блоке 15 алгоритма по командам "УС5:=1", "УС6:=1" происходит подача из блока БДШ дешифратора отпирающих потенциалов на соответствующие ключи блока БПСК процессоров и системы ключей, а также по команде "УС1:=1" происходит подача из блока БУ управления отпирающего потенциала на управляющие входы ключей: Кл 2.1 - Кл 2.16 блока БСК системы ключей (фиг. 1). При этом осуществляется переход на блок 18 алгоритма (фиг. 7). In block 15 of the algorithm, according to the commands “US5: = 1”, “US6: = 1”, unlocking potentials are supplied from the BDS block of the decoder to the corresponding keys of the BPSK unit of the processors and the key system, and the command “US1: = 1” feeds the control unit control the unlocking potential to the control inputs of the keys: Cl 2.1 - Cl 2.16 block BSK key system (Fig. 1). In this case, the transition to the block 18 of the algorithm (Fig. 7).

Режим работы устройства в "режиме по восемь", характеризуется кодом 11 ("ВС1= 1" и "ВС2= 1"). В блоках алгоритма (16 и 17) происходит определение режима работы устройства "режим по восемь" (фиг. 7). The operating mode of the device in the "eight mode" is characterized by code 11 ("BC1 = 1" and "BC2 = 1"). In the blocks of the algorithm (16 and 17), the operation mode of the “mode by eight” device is determined (Fig. 7).

В блоке 16 алгоритма по командам "УС2:=0", "УС3:=0", "УС4:=1" происходит подача соответственно запирающих и отпирающих потенциалов на управляющие входы соответствующих ключей блока БПСК процессоров и системы ключей. In block 16 of the algorithm by the commands "US2: = 0", "US3: = 0", "US4: = 1", respectively, locking and unlocking potentials are fed to the control inputs of the corresponding keys of the BPSK processor unit and key system.

В блоке 17 алгоритма по командам "УС5:=1", "УС6:=1" происходит подача отпирающих потенциалов на управляющие входы соответствующих ключей блока БПСК процессоров и системы ключей. По команде "УС1:=1" происходит подача отпирающего потенциала на управляющие входы ключей блока БСК системы ключей: Кл 2.1 - Кл 2.16. При этом осуществляется переход на блок 18 алгоритма (фиг. 7). In block 17 of the algorithm, according to the commands "US5: = 1", "US6: = 1", unlocking potentials are supplied to the control inputs of the corresponding keys of the BPSK processor unit and key system. On command "US1: = 1", the unlocking potential is supplied to the control inputs of the keys of the BSK key system block: Cl 2.1 - Cl 2.16. In this case, the transition to the block 18 of the algorithm (Fig. 7).

В блоке 18 алгоритма происходит проверка признака P, который характеризует дальнейший выбор режима работы устройства, при этом осуществляется переход на блок 7 алгоритма, либо переход в блок 19 алгоритма (фиг. 7). In block 18 of the algorithm there is a check of the sign P, which characterizes the further selection of the operating mode of the device, while the transition to block 7 of the algorithm, or the transition to block 19 of the algorithm (Fig. 7).

В блоке 19 алгоритма фиксируется конец его работы. Алгоритм управления отражает один рабочий цикл работы устройства на заданном режиме. In block 19 of the algorithm, the end of its operation is fixed. The control algorithm reflects one operating cycle of the device in a given mode.

Блок 5 управления синтезируется на основе ГСА алгоритма управления (фиг. 7) известным способом. Размеченная ГСА работы блока 7 управления приведена на (фиг. 8), где обозначено:
Логические условия
X1 : "УОО" - X4 : "01"
X2 : "ПУСК" - X5 : "10"
X3 : "00" - X6 : "P"
Операторы
Y1 : "СБРОС : =1" - Y8 : "УС6:=0"
Y2 : "ПУСК : =1" - Y9 : "УС1:=1"
Y3 : "УС1:=0" - Y10 : "УС2:=1"
Y4 : "УС2:=0" - Y11 : "УС5:=1"
Y5 : "УС3:=0" - Y12 : "УС3:=1"
Y6 : "УС4:=0" - Y13 : "УС6:=1"
Y7 : "УС5:=0" - Y14 : "УС4:=1"The control unit 5 is synthesized based on the GAW control algorithm (Fig. 7) in a known manner. Marked GAW operation of the control unit 7 is shown in (Fig. 8), where indicated:
Logical conditions
X1: “UOO” - X4: “01”
X2: "START" - X5: "10"
X3: "00" - X6: "P"
Operators
Y1: "RESET: = 1" - Y8: "US6: = 0"
Y2: "START: = 1" - Y9: "US1: = 1"
Y3: "US1: = 0" - Y10: "US2: = 1"
Y4: "US2: = 0" - Y11: "US5: = 1"
Y5: "US3: = 0" - Y12: "US3: = 1"
Y6: "US4: = 0" - Y13: "US6: = 1"
Y7: "US5: = 0" - Y14: "US4: = 1"

Claims

A system for switching processor elements comprising a control unit, characterized in that an additional decoder unit, a processor unit and a key system, a key system unit and an output channel unit are additionally introduced, the first and second control outputs of the control unit being connected respectively to the first and second control inputs of the unit -decryptor, the first to fifth control outputs of which are connected respectively from the first to fifth control inputs of the processor unit and the key system, the information output of which is connected is connected to the information input of the key system unit, the control input of which is connected to the third control output of the control unit, the information output of the key system unit is connected to the information input of the output channel unit, and the first and second control inputs “Reset” and “Start” of the control unit are external inputs system.