RU2093956C1 - Analog-to-digital converter with code negative feedback circuit - Google Patents
Analog-to-digital converter with code negative feedback circuit Download PDFInfo
- Publication number
- RU2093956C1 RU2093956C1 RU94017311A RU94017311A RU2093956C1 RU 2093956 C1 RU2093956 C1 RU 2093956C1 RU 94017311 A RU94017311 A RU 94017311A RU 94017311 A RU94017311 A RU 94017311A RU 2093956 C1 RU2093956 C1 RU 2093956C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- operational amplifier
- resistor
- elements
- Prior art date
Links
Abstract
Description
Изобретение относится к области автоматики и измерительной техники и может быть использовано в качестве преобразователя аналоговых сигналов в цифровую форму для различных устройств вычислительной техники, радиотехники, цифрового телевидения и т. д. The invention relates to the field of automation and measurement technology and can be used as a converter of analog signals to digital form for various devices of computer technology, radio engineering, digital television, etc.
Наиболее близким по совокупности призраков является аналого-цифровой преобразователь с кодовой отрицательной обратной связью (в дальнейшем по тексту АЦП с кодовой ООС), содержащий двоичный счетчик, снабженный входом сброса, n+1 элементов 2И-НЕ, из которых первые входы n элементов 2И-НЕ соответственно подключены к соответствующим выходам двоичного счетчика, а вторые объединены и соединены с входом управления, первый вход n+1-го элемента 2И-НЕ подключен к входу генератора импульсов, а выход к счетчику двоичного счетчика, резистивную матрицу, соответствующую из n весовых резисторов, первые выводы которых соответственно подключены к выходам соответствующих n элементов 2И-НЕ, а вторые объединены и одновременно соединены с инверсным входом первого операционного усилителя, подключенного прямым входом через резистор к общей шине, с первым выводом первого резистивного делителя напряжения и с выводом источника постоянного напряжения смещения через компенсирующий резистор, выход первого резистивного делителя напряжения подключен к выходу первого операционного усилителя, а второй вывод к прямому входу второго операционного усилителя, инверсный вход которого соединен с входным выводом, а выход с первым выводом второго резистивного делителя напряжения, выход которого одновременно подключен к второму входу n+1-го элемента 2И-НЕ и через диод к общей шине, к которой также подключен второй вывод второго резистивного делителя напряжения, причем выходы двоичного счетчика являются выходом устройства [1]
Недостатком известного устройства является то, что оно преобразовывает входной аналогичный сигнал в двоичный код только одной отрицательной полярности и не позволяет одновременно осуществлять преобразование входных аналоговых сигналов обоих полярностей как отрицательных так и положительных, поступающих с одного входного вывода, что ограничивает функциональные возможности, соответственно, сужая область его использования.The closest in terms of ghosts is an analog-to-digital converter with code negative feedback (hereinafter referred to as the ADC with code OOS), containing a binary counter equipped with a reset input, n + 1 elements 2I-NOT, of which the first inputs are n elements 2I- NOT respectively connected to the corresponding outputs of the binary counter, and the second ones are combined and connected to the control input, the first input of the n + 1st element 2 is NOT connected to the input of the pulse generator, and the output to the counter of the binary counter, a resistive matrix, with corresponding to n weight resistors, the first terminals of which are respectively connected to the outputs of the corresponding n elements 2I-NOT, and the second are combined and simultaneously connected to the inverse input of the first operational amplifier, connected by direct input through a resistor to a common bus, with the first output of the first resistive voltage divider and with the output of a constant bias voltage source through a compensating resistor, the output of the first resistive voltage divider is connected to the output of the first operational amplifier, and the second to the output to the direct input of the second operational amplifier, the inverse input of which is connected to the input output, and the output to the first output of the second resistive voltage divider, the output of which is simultaneously connected to the second input of the n + 1-nd element 2I-NOT and through the diode to the common bus, which also connects the second output of the second resistive voltage divider, and the outputs of the binary counter are the output of the device [1]
A disadvantage of the known device is that it converts the input analog signal into a binary code of only one negative polarity and does not simultaneously convert the input analog signals of both polarities, both negative and positive, coming from one input output, which limits the functionality, respectively, narrowing scope of its use.
Задачей изобретения является расширение функциональных возможностей путем реализации преобразования входных аналоговых сигналов разных полярностей, т. е. как отрицательных, так и положительных, поступающих с одного входного вывода. The objective of the invention is to expand the functionality by implementing the conversion of input analog signals of different polarities, i.e., both negative and positive, coming from one input output.
Указанная задача решается тем, что в АЦП с кодовой ООС, содержащий двоичный счетчик, снабженный входом сброса, n+1 элементов 2И-НЕ, из которых первые входы n элементов 2И-НЕ соответственно подключены к соответствующим выходам двоичного счетчика, а вторые объединены и соединены с входом управления, первый вход n+1-го элемента 2И-НЕ подключен к выходу генератора импульсов, а выход к счетному входу двоичного счетчика, резистивную матрицу, состоящую из n весовых резисторов, первые выводы которых соответственно подключены к выходам соответствующих n элементов 2И-НЕ, а вторые объединены и одновременно соединены с инверсным входом первого операционного усилителя, подключенного прямым входом через резистор к общей шине, с первым выводом первого резистивного делителя напряжения и с выводом источника постоянного напряжения смещения через компенсирующий резистор, выход первого резистивного делителя напряжения подключен к выходу первого операционного усилителя, а второй вывод к прямому входу второго операционного усилителя, выход которого соединен с первым выводом второго резистивного делителя напряжения, выход которого одновременно подключен к второму входу n+1-го элемента 2И-НЕ и через диод к общей шине, к которой также подключен второй вывод второго резистивного делителя напряжения, согласно изобретению в него введены два двухпозиционных ключа, элемент сравнения, третий операционный усилитель, 2n дополнительных элементов 2И-НЕ, инвертор и вторую резистивную матрицу, соответствующую из четырех резисторов, первые выводы которых попарно объединены соответственно первого со вторым и третьего с четвертым, причем первые из них подключены к инверсному входу третьего операционного усилителя, а вторые к общей шине, вторые выводы резисторов второй резистивной матрицы соответственно соединены: первого резистора с общим выводом первого двухпозиционного ключа, второго - одновременно с выводом третьего операционного усилителя и с инверсным входом второго операционного усилителя, третьего с первым выводом первого двухпозиционного ключа, а четвертого со вторым выводом второго двухпозиционного ключа, общий вывод которого подключен к прямому входу третьего операционного усилителя, а первый одновременно ко второму выводу первого двухпозиционного ключа, к входному выводу и к первому входу элемента сравнения, второй вход которого соединен с общей шиной, а выход с объединенным управляющими входами двухпозиционных ключей, первые входы 2n дополнительных элементов 2И-НЕ попарно объединены и соответственно подключены к соответствующим выходам двоичного счетчика, а вторые входы первой группы n дополнительных элементов 2И-НЕ и вторые входы второй группы n дополнительных элементов 2И-НЕ соответственно объединены и соединены первой группы непосредственно, а второй через инвертор с выходом элемента сравнения, причем выходы первой группы n элементов 2И-НЕ являются выходом кода входного сигнала одной полярности, а выходы второй группы другой полярности. This problem is solved in that in an ADC with a code OOS containing a binary counter equipped with a reset input, n + 1 elements are 2I-NOT, of which the first inputs of n elements 2I-NOT are respectively connected to the corresponding outputs of the binary counter, and the second are combined and connected with a control input, the first input of the n + 1st element 2I is NOT connected to the output of the pulse generator, and the output to the counting input of a binary counter, a resistive matrix consisting of n weight resistors, the first conclusions of which are respectively connected to the outputs of the corresponding n 2I-NOT elements, and the second ones are combined and simultaneously connected to the inverse input of the first operational amplifier connected by a direct input through a resistor to a common bus, to the first output of the first resistive voltage divider and to the output of a bias constant voltage source through a compensating resistor, the output of the first resistive voltage divider connected to the output of the first operational amplifier, and the second output to the direct input of the second operational amplifier, the output of which is resistively connected to the first output of the second o voltage divider, the output of which is simultaneously connected to the second input of the n + 1th element 2I-NOT and through the diode to the common bus, to which the second output of the second resistive voltage divider is also connected, according to the invention, two on-off switches are introduced into it, a comparison element a third operational amplifier, 2n additional 2I-NOT elements, an inverter and a second resistive matrix, corresponding to four resistors, the first pins of which are paired together, respectively, of the first with the second and third with the fourth, the first of which are connected to the inverse input of the third operational amplifier, and the second to the common bus, the second terminals of the resistors of the second resistive matrix are respectively connected: the first resistor with the common output of the first on-off key, the second simultaneously with the output of the third operational amplifier and with the inverse input of the second operational amplifier, the third with the first output of the first on-off key, and the fourth with the second output of the second on-off key, the general output of which is connected to the direct input of the third op radio amplifier, and the first simultaneously to the second output of the first on-off switch, to the input output and to the first input of the comparison element, the second input of which is connected to the common bus, and the output with the combined control inputs of the on-off keys, the first inputs of 2n additional elements 2I-NOT are pairwise combined and respectively connected to the corresponding outputs of the binary counter, and the second inputs of the first group of n additional elements 2I-NOT and the second inputs of the second group of n additional elements 2I-NOT, respectively bedineny and directly connected to the first group and the second through an inverter to the output element of comparison, the outputs of the first group of elements n-2I are NOT output of the input code signal of one polarity, and the outputs of the second group of the other polarity.
Изобретение поясняется чертежом. На чертеже представлена функциональная схема АЦП с кодовой ООС. The invention is illustrated in the drawing. The drawing shows a functional diagram of the ADC with the code OOS.
АЦП с кодовой ООС содержит двоичный счетчик 1, снабженный выводом 2 сброса, n+1 элементов 2И-НЕ 3.1.3.n+1, из которых первые входы n элементов 2И-НЕ 3.1.3.n соответственно подключены к соответствующим выходом двоичного счетчика 1, а вторые объединены и соединены с входом 4 управления, первый вход n+1-го элемента 2.И-НЕ 3.n+1 подключен к выходу 5 генератора импульсов (на чертеже не показан), а выход к счетному входу двоичного счетчика 1, резистивную матрицу 6, состоящую из n весовых резисторов 7.1.7.n, первые выводы которых соответственно подключены к выходам соответствующих n элементов 2И-НЕ 3.1.3.n, а вторые объединены и одновременно соединены с инверсным входом первого операционного усилителя 8, подключенного через резистор 9 к общей шине, с первым выводом первого резистивного делителя 10 напряжения и с выводом 11 источника постоянного напряжения смещения (на чертеже не показан) через компенсирующий резистор 12, выход первого резистивного делителя подключен к выходу первого операционного усилителя 8, а второй вывод к прямому входу второго операционного усилителя 13, выход которого подключен к первому выводу второго резистивного делителя 14, выход которого одновременно подключен ко второму входу элемента 2И-НЕ 3.n+1 через диод 15 к общей шине, к которой также подключен второй вывод второго резистивного делителя 14 напряжения. Одновременно в него входят два двухпозиционных ключа 16 и 17, элемент сравнения 18, третий операционный усилитель 19 и вторая резистивная матрица 20, состоящая из четырех резисторов (R1.R4) 21.1.21.4, первые выводы которых попарно объединены соответственно первого 21.1 со вторым 21.2 и третьего 21.3 с четвертым 21.4, причем первые из них подключены к инверсному входу третьего операционного усилителя 19, а вторые к общей шине, вторые выводы резисторов 2.1.2.4 второй резистивной матрицы 20 соответственно соединены: первого резистора 21.1 с общим выводом первого двухпозиционного ключа 14, второго 21.2 одновременно с выходом третьего операционного усилителя 19 и с инверсным входом второго операционного усилителя 13, третьего 21.3 с первым выводом первого двухпозиционного ключа 16, а четвертого 21.4 - со вторым выводом второго двухпозиционного ключа 17, общий вывод которого подключен к прямому входу третьего операционного усилителя 19, а первый - одновременно ко второму выводу первого двухпозиционного ключа 16, к входному выводу 22 и к первому входу элемента сравнения 18, второй вход которого соединен с общей шиной, а выход с объединенными управляющими входами двухпозиционных ключей 16 и 17. В предлагаемое устройство также включены инвертор 23 и 2n дополнительных элементов 2И-НЕ 24.1.24.2n, первые входы которых попарно объединены и соответственно соединены с соответствующими выходами двоичного счетчика 1, а вторые входы первой группы n дополнительных элементов 2И-НЕ 24.1.24.n и вторые входы второй группы n дополнительных элементов 2И-НЕ 24.n+1.24.2n соответственно объединены и соединены первой группы непосредственно, а второй через инвертор 23 с выходом элемента сравнения 18. Причем выходы первой группы n дополнительных элементов 2И-НЕ 24.1.24n является выходом кода входного сигнала одной полярности, а выходы второй группы (24.n.24.2n) другой полярности. The ADC with a code OOS contains a binary counter 1 equipped with a reset pin 2, n + 1 elements 2I-NOT 3.1.3.n + 1, of which the first inputs of n elements 2I-NOT 3.1.3.n are respectively connected to the corresponding output of the binary counter 1, and the second are combined and connected to the control input 4, the first input of the n + 1 element 2. AND NOT 3.n + 1 is connected to the output 5 of the pulse generator (not shown in the drawing), and the output to the counting input of the binary counter 1, a resistive matrix 6, consisting of n weight resistors 7.1.7.n, the first conclusions of which are respectively connected to the outputs respectively of the existing n elements 2I-NOT 3.1.3.n, and the second are combined and simultaneously connected to the inverse input of the first operational amplifier 8 connected through a resistor 9 to a common bus, with the first output of the first resistive voltage divider 10 and with the output 11 of the bias constant voltage source (not shown) through a compensating resistor 12, the output of the first resistive divider is connected to the output of the first operational amplifier 8, and the second output is to the direct input of the second operational amplifier 13, the output of which is connected to the first output du second resistive divider 14 whose output is connected both to the second input 2I-NO element 3.n + 1 through diode 15 to a common bus, to which also connected the second terminal of the second resistive voltage divider 14. At the same time, it includes two on-off keys 16 and 17, a comparison element 18, a third operational amplifier 19 and a second resistive matrix 20, consisting of four resistors (R1.R4) 21.1.21.4, the first conclusions of which are pairwise combined, respectively, of the first 21.1 with the second 21.2 and the third 21.3 with the fourth 21.4, the first of which is connected to the inverse input of the third operational amplifier 19, and the second to the common bus, the second terminals of the resistors 2.1.2.4 of the second resistive matrix 20 are respectively connected: the first resistor 21.1 with the common terminal of the first two position key 14, second 21.2 simultaneously with the output of the third operational amplifier 19 and with the inverse input of the second operational amplifier 13, the third 21.3 with the first output of the first on-off key 16, and the fourth 21.4 - with the second output of the second on-off key 17, the common output of which is connected to the direct the input of the third operational amplifier 19, and the first simultaneously to the second terminal of the first on-off key 16, to the input terminal 22 and to the first input of the comparison element 18, the second input of which is connected to a common bus, and move with the combined control inputs of the on-off keys 16 and 17. The proposed device also includes an inverter 23 and 2n of additional elements 2I-NOT 24.1.24.2n, the first inputs of which are pairwise combined and respectively connected to the corresponding outputs of the binary counter 1, and the second inputs of the first group n additional elements 2I-NOT 24.1.24.n and second inputs of the second group n additional elements 2I-NOT 24.n + 1.24.2n are respectively combined and connected to the first group directly, and the second through the inverter 23 with the output of the comparison element 18. Moreover, the outputs of the first group n of additional elements 2I-NOT 24.1.24n are the output of the input signal code of one polarity, and the outputs of the second group (24.n.24.2n) of the other polarity.
АЦП c кодовой ООС работает следующим образом. Предварительно двоичный счетчик 1 устанавливается в исходное состояние, т. е. обнуляется, путем подачи на вывод 2 импульсного сигнала. ADC c code OOS works as follows. Preliminarily, the binary counter 1 is set to its initial state, i.e., it is reset to zero by applying a pulse signal to pin 2.
Пусть на выводе 22 присутствует входной сигнал отрицательной полярности, который устанавливает на выходе элемента сравнения 18 управляющий сигнал нулевого уровня. Этот управляющий сигнал замыкает первые выводы с общими выводами двухпозиционных ключей 16 и 17 и является запрещающим прохождение сигнала через первую группу n элементов 2И-НЕ 24.1.24.n и, пройдя через инвертор 23, разрешающим для второй группы n элементов 2И-НЕ 24.n+1.24.2n. Входной сигнал проходит через двухпозиционный ключ 17 на прямой вход операционного усилителя 19, который работает по схеме неинвертирующего усилителя с коэффициентом усиления, равным
Аналоговый сигнал отрицательной полярности с выхода операционного усилителя 19 подается на инверсный вход операционного усилителя 13. Последний переключается и на его выходе устанавливается положительный сигнал, разрешающий прохождение сигнала через элемент 2И-НЕ 3.n+1. Импульсный сигнал с выхода 5 генератора импульсов поступает на двоичный счетчик 1. Начинается процесс счета. Двоичный выходной код счетчика 1 элементы 2И-НЕ 3.1.3.n и первая резисторная матрица 6 преобразуют в ток, который поступает на инверсный вход операционного усилителя 8. Преобразователь код ток построен на весовых резисторах 7.1.7.n. По мере увеличения двоичного числа в счетчике 1 увеличивается суммарный входной ток операционного усилителя 6, который преобразует ток в напряжение и передает его на прямой вход операционного усилителя 13. Когда напряжение двоичных чисел сравняется с входным напряжением по инверсному входу операционного усилителя 13, последний переключится. На его выходе установится отрицательное напряжение, которое закроет элемент 2И-НЕ 3.n+1 и на выходах второй группы элементов 2И-НЕ 24.n+1.24.2n установится выходной код входного сигнала отрицательной полярности. Процесс преобразования входного сигнала отрицательной полярности в двоичный код на этом заканчивается. Для повторного преобразования необходимо подать импульсный сигнал обнуления с вывода 2 на вход сброса счетчика 1.Suppose that there is an input signal of negative polarity at terminal 22, which sets the control signal of the zero level at the output of the comparison element 18. This control signal closes the first terminals with the common terminals of the on-off keys 16 and 17 and prohibits the signal from passing through the first group of n elements 2I-NOT 24.1.24.n and, passing through the inverter 23, allows for the second group of n elements 2I-NOT 24. n + 1.24.2n. The input signal passes through the on-off switch 17 to the direct input of the operational amplifier 19, which operates according to the scheme of a non-inverting amplifier with a gain equal to
An analog signal of negative polarity from the output of the operational amplifier 19 is fed to the inverse input of the operational amplifier 13. The latter is switched and a positive signal is established at its output, allowing the signal to pass through the 2I-NOT 3.n + 1 element. The pulse signal from the output 5 of the pulse generator is fed to binary counter 1. The counting process begins. The binary output code of the counter 1 elements 2I-NOT 3.1.3.n and the first resistor matrix 6 are converted into current, which is fed to the inverse input of the operational amplifier 8. The current code converter is based on weighted resistors 7.1.7.n. As the binary number increases in the counter 1, the total input current of the operational amplifier 6 increases, which converts the current into a voltage and transfers it to the direct input of the operational amplifier 13. When the voltage of the binary numbers is equal to the input voltage at the inverse input of the operational amplifier 13, the latter switches. A negative voltage will be established at its output, which will close the 2I-NOT 3.n + 1 element and at the outputs of the second group of 2I-NOT 24.n + 1.24.2n elements, the output code of the input signal of negative polarity will be set. The process of converting the input signal of negative polarity to binary code ends here. To re-convert it is necessary to apply a pulse zeroing signal from pin 2 to the reset input of counter 1.
Если на выводе 22 присутствует входной сигнал положительной полярности, то на выходе элемента сравнения 18 устанавливается управляющий сигнал единичного уровня. Этот управляющий сигнал замыкает вторые выводы с общими выводами двухпозиционных ключей 16 и 17 и является разрешающим прохождение сигнала через первую группу n элементов 2И-НЕ 24.1.24.n и запрещающим, пройдя через инвертор 21, прохождение сигнала через вторую группу n элементов 2И-НЕ 24.n+1.24.2n. Входной сигнал проходит через первый ключ 16 и первый резистор 21.1 второй резисторной матрицы на инверсный вход операционного усилителя 19, который работает по схеме инвертирующего усилителя с коэффициентом усиления, равным
Аналоговый сигнал отрицательной полярности с выхода операционного усилителя 19 подается на инверсный вход операционного усилителя 13. В дальнейшем, преобразование входного сигнала положительной полярности осуществляется по процессу, описанному выше для входного сигнала отрицательной полярности, за исключением того, что выходной код входного сигнала положительной полярности установится на выходах первой группы n элементом 2И-НЕ 24.1.24.n На этом процесс преобразования входного сигнала положительной полярности в двоичный код заканчивается. Для повторного преобразования необходимо подать импульсный сигнал с вывода 2 на вход сброса счетчика 1.If at the output 22 there is an input signal of positive polarity, then the output of the comparison element 18 is set to a control signal of a single level. This control signal closes the second terminals with the common terminals of the on-off keys 16 and 17 and is allowing the signal to pass through the first group of n elements 2I-NOT 24.1.24.n and prohibits passing through the inverter 21 the signal through the second group of n elements 2I-NOT 24.n + 1.24.2n. The input signal passes through the first switch 16 and the first resistor 21.1 of the second resistor matrix to the inverse input of the operational amplifier 19, which operates according to the inverting amplifier circuit with a gain equal to
An analog signal of negative polarity from the output of the operational amplifier 19 is supplied to the inverse input of the operational amplifier 13. Subsequently, the conversion of the input signal of positive polarity is carried out according to the process described above for the input signal of negative polarity, except that the output code of the input signal of positive polarity is set to the outputs of the first group n element 2I-NOT 24.1.24.n This process of converting the input signal of positive polarity to binary code ends . For repeated conversion, it is necessary to apply a pulse signal from pin 2 to the reset input of counter 1.
Чтобы коэффициенты усиления неинвертирующего и инвертирующего усилителей, выполненные на операционном усилителе 19 и на резисторах R1.R4 резисторной матрицы 20 и описанные выше по тексту, были равны по абсолютной величине, необходимо соблюдение следующих соотношений
Остаточное напряжение на выходах элементов 2И-НЕ 3.1.3.n компенсируется подачей напряжения смещения с вывода 11 через резистор 12. Таким образом осуществляется преобразование аналоговых сигналов как положительных так и отрицательных полярностей, поступающих с одного входного вывода 22.In order for the gain of non-inverting and inverting amplifiers, made on the operational amplifier 19 and on the resistors R1.R4 of the resistor matrix 20 and described above, to be equal in absolute value, the following relations must be observed
The residual voltage at the outputs of 2I-NOT 3.1.3.n elements is compensated by applying a bias voltage from terminal 11 through a resistor 12. Thus, analog signals of both positive and negative polarities coming from one input terminal 22 are converted.
Предложенное изобретение позволяет создавать универсальные АЦП с кодовой ООС, которые могут преобразовывать аналоговые входные сигналы обоих полярностей, поступающих с одного вывода. The proposed invention allows the creation of universal ADCs with a coded OOS that can convert analog input signals of both polarities from one output.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU94017311A RU2093956C1 (en) | 1994-05-11 | 1994-05-11 | Analog-to-digital converter with code negative feedback circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU94017311A RU2093956C1 (en) | 1994-05-11 | 1994-05-11 | Analog-to-digital converter with code negative feedback circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU94017311A RU94017311A (en) | 1996-04-20 |
| RU2093956C1 true RU2093956C1 (en) | 1997-10-20 |
Family
ID=20155790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU94017311A RU2093956C1 (en) | 1994-05-11 | 1994-05-11 | Analog-to-digital converter with code negative feedback circuit |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2093956C1 (en) |
-
1994
- 1994-05-11 RU RU94017311A patent/RU2093956C1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Горшков Б.И. Элементы радиоэлектронных устройств. Справочник. - М.: Радио и связь, 1989, с. 169, рис. 13.43. * |
Also Published As
| Publication number | Publication date |
|---|---|
| RU94017311A (en) | 1996-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0181997B1 (en) | A/d converter using resistor loadder network and method of testing the same | |
| US3577139A (en) | Analog-to-digital converter | |
| RU2093956C1 (en) | Analog-to-digital converter with code negative feedback circuit | |
| CA1194238A (en) | Integratable d/a converter | |
| JPH0621814A (en) | Digital-to-analog converter provided with precise linear output for both positive and negative input values | |
| JPH09167965A (en) | Reference voltage generating circuit | |
| JPS59134911A (en) | Precise current source device | |
| SU949807A1 (en) | A-d converter | |
| SU729841A1 (en) | Logarithmic analogue-digital converter | |
| SU480025A1 (en) | Converter of the ratio of two voltages to the time interval | |
| SU1691964A1 (en) | Functional digital-to-analog converter | |
| SU1462475A1 (en) | Series-parallel a-d converter | |
| SU953723A1 (en) | Digital-analogue converter | |
| SU1624486A1 (en) | Function converter | |
| RU2060586C1 (en) | Voltage-to-time-space changer | |
| SU1755300A1 (en) | Trigonometric time-to-pulse transducer | |
| SU817740A1 (en) | Device for converting rotary sine-cosine transformer signal | |
| RU2024917C1 (en) | Direct current stabilizer | |
| SU1424032A1 (en) | Code-controlled conductivity unit | |
| SU858207A1 (en) | Reversible analogue-digital converter | |
| SU873402A1 (en) | Analog/digital converter | |
| JPS6017257B2 (en) | step generator | |
| KR900001070B1 (en) | Propagation-type a/d converter | |
| JPH03102917A (en) | A/d converter | |
| SU661780A2 (en) | D-a quadratic converter |