RU2084915C1

RU2084915C1 - Device which measures angular coordinates for multiple-beam radars

Info

Publication number: RU2084915C1
Application number: RU93028520A
Authority: RU
Inventors: Степан Юрьевич Гембицкий; Ильгиз Афлятунович Каримов; Иван Сергеевич Ляшенко
Original assignee: Степан Юрьевич Гембицкий; Ильгиз Афлятунович Каримов; Иван Сергеевич Ляшенко
Priority date: 1993-05-27
Filing date: 1993-05-27
Publication date: 1997-07-20

Abstract

FIELD: radars. SUBSTANCE: device has n receiving channels, detectors of amplitudes of echo signals in each channel, unit which calculates direction characteristics and their ratio, control unit and unit which calculates total error and search for minimal error. Novel feature of method is detection of values of beam patterns in each channel in plane of measurements and subsequent selection of total errors between ratio of amplitudes of echo signals and beam patterns for each pairs of channels for different values of angular coordinate from selected angle spectrum. Angular coordinate is set to be equal to value of angle for which total error is minimal. EFFECT: increased precision, decreased alignment of pattern beams of different antennas and characteristics of receiving channels. 5 cl, 5 dwg

Description

Заявляемое изобретение относится к области многоканальных радиолокационных измерителей угловых координат и может быть использовано в системах пассивной или активной локации и пеленгации для измерений угловых координат в любой плоскости. The claimed invention relates to the field of multichannel radar measuring angular coordinates and can be used in systems of passive or active location and direction finding for measuring angular coordinates in any plane.

Известен способ измерения угловых координат в многолучевых РЛС с помощью расположенного в одной плоскости под фиксированными углами пучка иглообразных лучей [1, с.71,72] заключающийся в том, что выходные сигналы отдельных приемников комбинируют для отображения положения по дальности всех целей, находящихся в пространстве обзора. Для определения угловых координат целей производят интерполяцию в пределах разделенных лучей путем одновременного сравнения амплитуд эхо-сигналов, принятых смежными лучами. There is a method of measuring the angular coordinates in multipath radars using a needle-shaped beam located in the same plane at fixed angles [1, p. 71.72] consisting in the fact that the output signals of individual receivers are combined to display the position in range of all targets in space review. To determine the angular coordinates of the targets, interpolation is performed within the separated rays by simultaneously comparing the amplitudes of the echo signals received by adjacent rays.

Известный измеритель угловых координат, выбранный в качестве прототипа заявляемого устройства, содержит n приемных каналов и измерителей амплитуд эхо-сигналов. The known meter of angular coordinates, selected as a prototype of the claimed device, contains n receiving channels and measuring amplitudes of the echo signals.

Основными недостатками известных способа и устройства являются низкая точность измерений и сильное влияние неидентичности параметров и характеристик различных каналов на точность измерения угловых координат и в связи с этим высокие требования к идентичности характеристик и параметров этих каналов. The main disadvantages of the known method and device are the low accuracy of measurements and the strong influence of the non-identical parameters and characteristics of various channels on the accuracy of measuring angular coordinates and, therefore, high requirements for the identity of the characteristics and parameters of these channels.

Заявляемые способ и устройство позволяют повысить точность измерений угловых координат при снижении требований к идентичности характеристик направленности отдельных антенн и параметров приемных каналов. The inventive method and device can improve the accuracy of measuring angular coordinates while reducing the requirements for the identity of the directivity of the individual antennas and the parameters of the receiving channels.

Это достигается тем, что в известном способе измерения угловых координат производят обработку амплитуд сигналов, принятых от данной цели, всеми каналами, а не только смежными, как в прототипе. При этом одновременно выполняют обработку характеристик направленности тех же каналов. Смысл обработки заключается в минимизации суммарной ошибки между отношениями амплитуд сигналов, принятых по двум каналам, и отношениями характеристик направленности тех же каналов для всех возможных пар каналов в пределах заданного сектора углов. Другими словами решается задача минимизации функции

где F_i(θ), F_j(θ) характеристики направленности каналов с номерами i, j (при этом i≠j);
U_i, U_j измеренные значения амплитуд сигналов в тех же каналах;
θ угловая координата;
N число возможных пар каналов (N≥2).This is achieved by the fact that in the known method of measuring angular coordinates, the amplitudes of the signals received from a given target are processed by all channels, and not just adjacent ones, as in the prototype. In this case, simultaneously processing the directivity characteristics of the same channels. The meaning of the processing is to minimize the total error between the ratios of the amplitudes of the signals received over two channels and the ratios of the directivity of the same channels for all possible pairs of channels within a given sector of angles. In other words, the problem of minimizing the function is solved.

where F _i (θ), F _j (θ) directivity characteristics of channels with numbers i, j (with i при j);
U _i , U _j measured values of the amplitudes of the signals in the same channels;
θ angular coordinate;
N is the number of possible channel pairs (N≥2).

Значение амплитуды сигнала на выходе приемного канала определяется характеристикой направленности антенны и коэффициентом передачи канала:
U_i(θ)= F_i(θ)•K_i•U_α; (1.2)
где K_i коэффициент передачи i-го канала;
U_α амплитуда поля на входе антенны.The value of the signal amplitude at the output of the receiving channel is determined by the directivity of the antenna and the transmission coefficient of the channel:
U _i (θ) = F _i (θ) • K _i • U _α ; (1.2)
where K _i the transmission coefficient of the i-th channel;
U _{α is} the field amplitude at the antenna input.

Поэтому отношения F_i(θ)/F_j(θ) и U_i(θ)/U_j(θ) для одного и того же значения угловой координаты θ будут одинаковыми и их разница для идентичных каналов теоретически равна нулю. Однако из-за отличий в характеристиках направленности и коэффициентах передачи каналов разница имеет конечное значение, т. е. имеет место ошибка. Сумма ошибок для всех возможных пар каналов минимальна только для угла q, соответствующего истинному значению угловой координаты q _ист, что позволяет определять угловые координаты по факту минимума суммарной ошибки, определяемой выражением (1.1). Алгоритм определения угловых координат по факту минимума суммарной ошибки приведен на фиг.1. При определении угловых координат предлагаемым способом обработка сигналов состоит в следующем. С n выходов приемных каналов 1 эхо-сигналы поступают на сумматор для определения дальности до целей и параллельно на измерители амплитуд эхо-сигналов 2. С n выходов измерителей амплитуд сигналов значения амплитуд U₁, U₂,U_n поступают в блок определения отношений амплитуд 3, где вычисляют значения отношений амплитуд эхо-сигналов для всех возможных пар каналов a_ij=U_i/U_j и a_ji=U_j/U_i.Therefore, the relations F _i (θ) / F _j (θ) and U _i (θ) / U _j (θ) for the same value of the angular coordinate θ will be the same and their difference for identical channels is theoretically equal to zero. However, due to differences in directional characteristics and channel transfer coefficients, the difference has a finite value, i.e., an error occurs. The sum of errors for all possible pairs of channels is minimal only for the angle q corresponding to the true value of the angular coordinate q _source , which allows you to determine the angular coordinates by the fact of the minimum of the total error determined by expression (1.1). The algorithm for determining the angular coordinates upon the fact of the minimum total error is shown in figure 1. When determining the angular coordinates of the proposed method, the signal processing is as follows. From the n outputs of the receiving channels 1, the echo signals are sent to the adder to determine the distance to the targets and in parallel to the amplifiers of the echo signals 2. From the n outputs of the meters of the amplitudes of the signals, the amplitudes U ₁ , U ₂ , U _n go to the unit for determining the relations of amplitudes 3 , where the values of the ratio of the amplitudes of the echo signals are calculated for all possible pairs of channels a _ij = U _i / U _j and a _ji = U _j / U _i .

Полученные величины сравнивают и в дальнейшей обработке используют меньшую из величин. Это позволяет повысить точность вычислений и сократить время поиска суммарной ошибки. После сравнения меньшую величину отношений амплитуд запоминают и в соответствии с ее индексацией выбирают отношения значений характеристик направленности этой пары каналов, которые вычисляют в блоке определения характеристик направленности и их отношений 4. The obtained values are compared and in the further processing the smaller of the values is used. This allows you to increase the accuracy of calculations and reduce the search time of the total error. After comparison, a smaller magnitude of the amplitude ratios is stored and, in accordance with its indexation, the ratios of the values of the directivity characteristics of this pair of channels are selected, which are calculated in the block for determining the directivity characteristics and their relations 4.

Характеристики направленности (ХН) каждого канала измеряют предварительно известными методами антенных измерений. Текущие значения ХН для различных величин угловой координаты определяют по известному аналитическому выражению, полученному в результате аппроксимации реальных ХН, для каждого из n каналов и величины угловой координаты, которая поступает с блока вычисления суммарной ошибки и поиска ее минимума 5. The directivity characteristics (XI) of each channel are measured by previously known methods of antenna measurements. The current values of XI for various values of the angular coordinate are determined by the well-known analytical expression obtained by approximating real CNs for each of the n channels and the value of the angular coordinate that comes from the unit for calculating the total error and finding its minimum 5.

Для всех значений ХН определяют их отношения по парам каналов: b_ij(θ)=F_i(θ)/F_j(θ) и b_ji(θ)=F_j(θ)/F_i(θ) и величина с индексацией, соответствующей меньшему отношению амплитуд, поступает на устройство вычитания блока 5, на выходе устройства вычитания определяют разность a_ij-b_ij(θ), т.е. ошибку для каждой пары каналов, величина которой зависит от величины угла θ для которого рассчитаны характеристики направленности F_ij(θ). Величину θ определяют в блоке 5, в котором после ввода границ сектора углов q_min и θ_max и требуемой точности измерений угловой координаты ε, проверяют условие
θ_max-θ_min<ε (1.3)
Если условие (1.3) не выполняется, то вычисляют значения угловых координат:

Для вычисленного значения θ₁ в блоке 4 рассчитывают значения F_i,j(θ₁), b_i,j(θ₁), b_j,i(θ₁), и в блоке 5 определяют разность a_ij- b_ij(θ₁). Полученную разность для повышения точности вычислений возводят в квадрат и сумматор вычисляет сумму квадратов разностей для всех пар каналов, т.е. суммарную ошибку:

аналогично вычисляют суммарную ошибку для значений угловой координаты θ₂:

Полученные значения ошибок σ(θ₁) и σ(θ₂) сравнивают и оценивают тенденцию изменения функции ошибок. По результатам сравнения одну из границ сектора перемещают на место θ₁ или θ₂ (θ_min или θ_max), а значение второй границы сектора (θ_max или θ_min) сохраняют. Для новых границ сектора опять проверяют условие (1.3) и, если оно выполняется, величину угловой координаты θ_ист определяют как полусумму границ сектора:
θ_ист= (θ_max+θ_min)/2 (1.8)
если же условие (1.3) не выполняется, процесс вычисления ошибок по выражениям (1.6) и (1.7) для угловых координат θ₁ и θ₂, определяемых выражениями (1.4) и (1.5), повторяется до тех пор, пока не выполнится условие (1.3).For all values of XI, their relations are determined by pairs of channels: b _ij (θ) = F _i (θ) / F _j (θ) and b _ji (θ) = F _j (θ) / F _i (θ) and the value with indexing corresponding to a smaller ratio of amplitudes, is fed to the subtraction device of block 5, at the output of the subtraction device, the difference a _ij -b _ij (θ) is determined, i.e. an error for each pair of channels, the value of which depends on the angle θ for which the directivity characteristics F _ij (θ) are calculated. The value of θ is determined in block 5, in which, after entering the boundaries of the sector of angles q _min and θ _max and the required accuracy of measurements of the angular coordinate ε, the condition is checked
θ _max -θ _min <ε (1.3)
If condition (1.3) is not satisfied, then the values of the angular coordinates are calculated:

For the calculated value of θ ₁ in block 4, the values of F _{i, j} (θ ₁ ), b _{i, j} (θ ₁ ), b _{j, i} (θ ₁ ) are calculated, and in block 5, the difference a _ij - b _ij (θ ₁ ). To increase the accuracy of calculations, the resulting difference is squared and the adder calculates the sum of the squares of the differences for all channel pairs, i.e. total error:

similarly calculate the total error for the values of the angular coordinate θ ₂ :

The obtained error values σ (θ ₁ ) and σ (θ ₂ ) compare and evaluate the trend of the error function. Based on the comparison results, one of the sector boundaries is moved to the place θ ₁ or θ ₂ (θ _min or θ _max ), and the value of the second sector boundary (θ _max or θ _min ) is stored. For new sector boundaries again checked by condition (1.3) and, if it is satisfied, the magnitude of the angular coordinate θ is defined as half the sum _ist sector boundaries:
θ _source = (θ _max + θ _min ) / 2 (1.8)
if condition (1.3) is not fulfilled, the process of calculating errors from expressions (1.6) and (1.7) for the angular coordinates θ ₁ and θ ₂ defined by expressions (1.4) and (1.5) is repeated until condition ( 1.3).

Конструкция и принцип действия устройства, реализующего предлагаемый способ измерения угловых координат, поясняется пятью рисунками графического материала. На фиг. 2 приведена функциональная схема устройства; на фиг.3 - структурная схема измерителя угловых координат; на фиг. 4 структурная схема цифровой части схемы управления и на фиг.5 эпюры, поясняющие работу цифровой части устройства. The design and operation of the device that implements the proposed method for measuring angular coordinates is illustrated by five drawings of graphic material. In FIG. 2 shows a functional diagram of the device; figure 3 is a structural diagram of a meter of angular coordinates; in FIG. 4 is a structural diagram of the digital part of the control circuit; and in FIG. 5, diagrams explaining the operation of the digital part of the device.

Для реализации предложенного алгоритма в многоканальный измеритель угловых координат, содержащий n приемных каналов 1 и n измерителей амплитуд эхо-сигналов в каждом канале 2, дополнительно вводят блок определения отношений амплитуд эхо-сигналов 3, блок определения характеристик направленности (ХН) и их отношений 4, блок вычисления суммарной ошибки и поиска ее минимума 5 и схему управления 6 (фиг.2). При этом входами блока определения отношений амплитуд 3 являются выходы измерителей амплитуд эхо-сигналов 2, а его выход и выход блока определения ХН 4 являются входами блока вычисления суммарной ошибки 5, на выходе которого формируется значение измеренной угловой координаты. Схема управления 6 соединена с блоками 3, 4 и 5. To implement the proposed algorithm, a unit for determining the relations of amplitudes of amplitudes of the echo signals 3, a unit for determining the characteristics of directivity (XI) and their relations 4, are additionally introduced into a multichannel measuring instrument of angular coordinates, containing n receiving channels 1 and n measuring instruments for the amplitudes of the echo signals in each channel 2, a unit for calculating the total error and searching for its minimum 5 and a control circuit 6 (FIG. 2). In this case, the inputs of the unit for determining the relations of amplitudes 3 are the outputs of the meters of the amplitudes of the echo signals 2, and its output and the output of the unit for determining the ХН 4 are the inputs of the unit for calculating the total error 5, at the output of which the measured angular coordinate value is generated. The control circuit 6 is connected to blocks 3, 4 and 5.

Схема управления 6 и введенные блоки 3, 4 и 5 полностью реализуют заявляемый способ, иллюстрируемый алгоритмом на фиг.1, и реализованы на цифровой элементной базе. Детальный состав этих блоков иллюстрируют фиг.3 и 4 графического материала. The control circuit 6 and the introduced blocks 3, 4 and 5 fully implement the inventive method, illustrated by the algorithm in figure 1, and are implemented on a digital element base. A detailed composition of these blocks is illustrated in FIGS. 3 and 4 of the graphic material.

Блок определения отношений амплитуд эхо-сигналов 3 (фиг.3) состоит из аналого-цифрового преобразователя (АЦП) 7 с n входами, двух мультиплексоров 8 и 9, двух схем деления 10 и 11, компаратора 12, коммутатора 13 и схемы умножения 14. При этом n выходов АЦП 7 соединены параллельно с n входами мультиплексора 8 и n-1 входами мультиплексора 9, выходы которых параллельно соединены с входами обоих схем деления. Выход схемы деления 10 соединен с первыми входами компаратора 12 и коммутатора 13, а выход схемы деления 11 с вторыми входами компаратора и коммутатора. Выходы компаратора 12 соединены с управляющими входами коммутатора 13 и являются управляющими выходами блока. Выходы коммутатора 13 соединены с обоими входами схемы умножения 14, выход которой является сигнальным выходом блока. The unit for determining the relationship of the amplitudes of the echo signals 3 (Fig. 3) consists of an analog-to-digital converter (ADC) 7 with n inputs, two multiplexers 8 and 9, two division circuits 10 and 11, a comparator 12, a switch 13, and a multiplication circuit 14. In this case, n outputs of the ADC 7 are connected in parallel with n inputs of the multiplexer 8 and n-1 inputs of the multiplexer 9, the outputs of which are connected in parallel with the inputs of both division circuits. The output of the division circuit 10 is connected to the first inputs of the comparator 12 and the switch 13, and the output of the division circuit 11 with the second inputs of the comparator and the switch. The outputs of the comparator 12 are connected to the control inputs of the switch 13 and are the control outputs of the unit. The outputs of the switch 13 are connected to both inputs of the multiplication circuit 14, the output of which is the signal output of the block.

Блок определения характеристик направленности и их отношений 4 состоит из арифметического устройства (АУ) 15, постоянного и оперативного запоминающих устройств (ПЗУ) 16 и (ОЗУ) 17, двух мультиплексоров 18 и 19, двух схем деления 20 и 21, коммутатора 22 и схемы умножения 23. При этом n входов АУ 15 соединены с выходами ПЗУ 16 и два входа с сигнальными выходами блока определения суммарной ошибки и поиска ее минимума 5, а n выходов АУ 15 соединены параллельно с ОЗУ 17, n входами мультиплексора 18 и n-1 входами мультиплексора 19, выходы мультиплексоров параллельно соединены с входами обоих схем деления, выходы которых соединены с входами коммутатора 22, управляющие входы которого соединены с управляющими выходами блока определения отношений амплитуд 3 и являются управляющими входами блока. Выходы коммутатора 22 соединены с обоими входами схемы умножения 23, выход которой является сигнальным выходом блока 4. The unit for determining the directivity characteristics and their relationships 4 consists of an arithmetic device (AU) 15, read-only memory and read-only memory (ROM) 16 and (RAM) 17, two multiplexers 18 and 19, two division circuits 20 and 21, a switch 22 and a multiplication circuit 23. In this case, n inputs of AC 15 are connected to the outputs of ROM 16 and two inputs with signal outputs of the unit for determining the total error and searching for its minimum 5, and n outputs of AC 15 are connected in parallel with RAM 17, n inputs of multiplexer 18 and n-1 inputs of multiplexer 19, the outputs of the multiplexers in parallel soy ineny to the inputs of both dividing circuits, the outputs of which are connected to the inputs of the switch 22, the control inputs of which are connected to the control unit outputs determine the relationship of the amplitudes and 3 are control block inputs. The outputs of the switch 22 are connected to both inputs of the multiplication circuit 23, the output of which is the signal output of block 4.

Блок определения суммарной ошибки и поиска ее минимума 5 состоит из ОЗУ 24-26, ПЗУ 27, сумматоров 28 и 29, ключевых элементов 30-37, компараторов 38 и 39, схем умножения 40-43, схем вычитания 44 и 45, схемы задержки 46 и накопительного сумматора 47. При этом первый и второй входы ОЗУ 24 через ключевой элемент 30 соединены с ПЗУ 27 и через ключевые элементы 31 и 32 с ОЗУ 25. Вход 3 ОЗУ 24 соединен с ПЗУ 27, первым входом компаратора 38 и первым входом сумматора 29. Выходы ОЗУ 24 соединены параллельно с входами схемы вычитания 44 и сумматора 28. Выход схемы вычитания 44 соединен с вторым входом компаратора 38, первый выход которого соединен с синхровходами блоков 3, 5 и ключевым элементом 34 и является первым синхровходом блока, а второй выход соединен со схемой умножения 43 и через схему задержки 46 со схемой умножения 41 и является вторым синхровыходом блока. Выход сумматора 28 соединен с ключевым элементом 34, вторым входом сумматора 29 и схемой умножения 43. Выход ключевого элемента 34 соединен с входом схемы умножения 40, которая соединена с ключевым элементом 30 и через первый синхровход блока с выходом готовности данных блока 3. Выход схемы умножения 40 является выходом устройства. Выход сумматора 29 соединен с входом схемы умножения 41. Выходы схем умножения 41 и 43 через ключевые элементы 36 и 37 соединены с ОЗУ 25 и являются сигнальными выходами блока. Ключевые элементы 36 и 37 через первый и второй управляющий входы блока соединены со схемой управления. Выход схемы вычитания 45 соединен с обоими входами схемы умножения 42, выход которой соединен с накопительным сумматором 47, вход "сброс" и тактовый вход которого соединены с соответствующими выходами схемы управления и являются входом "сброс" и первым тактовым входом блока. Выход накопительного сумматора 47 через ключевые элементы 33 и 35 соединен с входами ОЗУ 26, а ключевые элементы через третий и четвертый управляющие входы блока соединены со схемой управления. Выходы ОЗУ 26 соединены с входами компаратора 39, выходы которого соединены с управляющими входами ключевых элементов 31 и 32. The unit for determining the total error and finding its minimum 5 consists of RAM 24-26, ROM 27, adders 28 and 29, key elements 30-37, comparators 38 and 39, multiplication schemes 40-43, subtraction schemes 44 and 45, delay circuits 46 and accumulative adder 47. In this case, the first and second inputs of the RAM 24 through the key element 30 are connected to the ROM 27 and through the key elements 31 and 32 to the RAM 25. The input 3 of the RAM 24 is connected to the ROM 27, the first input of the comparator 38 and the first input of the adder 29 The outputs of RAM 24 are connected in parallel with the inputs of the subtraction circuit 44 and the adder 28. The output of the subtraction circuit 44 is connected to the the direct input of the comparator 38, the first output of which is connected to the clock inputs of blocks 3, 5 and the key element 34 and is the first clock input of the block, and the second output is connected to the multiplication circuit 43 and through the delay circuit 46 with the multiplication circuit 41 and is the second clock output of the block. The output of the adder 28 is connected to the key element 34, the second input of the adder 29 and the multiplication circuit 43. The output of the key element 34 is connected to the input of the multiplication circuit 40, which is connected to the key element 30 and through the first clock input of the unit with the data ready output of block 3. The output of the multiplication circuit 40 is the output of the device. The output of the adder 29 is connected to the input of the multiplication circuit 41. The outputs of the multiplication circuit 41 and 43 through the key elements 36 and 37 are connected to the RAM 25 and are the signal outputs of the block. Key elements 36 and 37 through the first and second control inputs of the unit are connected to the control circuit. The output of the subtraction circuit 45 is connected to both inputs of the multiplication circuit 42, the output of which is connected to the accumulative adder 47, the reset input and the clock input of which are connected to the corresponding outputs of the control circuit and are the reset input and the first clock input of the block. The output of the accumulative adder 47 through the key elements 33 and 35 is connected to the inputs of the RAM 26, and the key elements through the third and fourth control inputs of the unit are connected to the control circuit. The outputs of RAM 26 are connected to the inputs of the comparator 39, the outputs of which are connected to the control inputs of the key elements 31 and 32.

В состав устройства входит схема управления 6 (фиг.4), первый синхровход которой соединен с выходом готовности данных блока 3, второй синхровход соединен с вторым синхровыходом блока 5. Адресные выходы 1 и 2 схемы управления 6 соединены с адресными входами блоков 3 и 5. Управляющие выходы 1 и 2 соединены с управляющими входами блока 5, выход "сброс" соединен с входом "сброс" блока 5, а первый тактовый выход с тактовым входом 1 блока 5. Первый и четвертый синхровыходы схемы управления соединены с синхровходами 1 и 2 блока 5. Второй и третий синхровыходы соединены с синхровходами 3 и 4 блока 5, пятый синхровыход с пятым синхровходом блока 5 и первым синхровходом блока 4, а шестой с синхровходом 2 блока 4 и синхровходом 6 блока 5. Второй тактовый выход схемы управления соединен с тактовым входом 2 блока 5, третий тактовый выход с тактовым входом 3 блока 5 и тактовым входом 1 блока 4. The device includes a control circuit 6 (Fig. 4), the first clock input of which is connected to the data ready output of block 3, the second clock input is connected to the second clock output of block 5. Address outputs 1 and 2 of control circuit 6 are connected to the address inputs of blocks 3 and 5. The control outputs 1 and 2 are connected to the control inputs of block 5, the reset output is connected to the reset input of block 5, and the first clock output is connected to the clock input 1 of block 5. The first and fourth clock outputs of the control circuit are connected to sync inputs 1 and 2 of block 5 The second and third sync outputs with are identical with clock inputs 3 and 4 of block 5, the fifth clock output with the fifth clock input of block 5 and the first clock input of block 4, and the sixth with sync input 2 of block 4 and clock input 6 of block 5. The second clock output of the control circuit is connected to clock input 2 of block 5, the third clock an output with a clock input 3 of block 5 and a clock input 1 of block 4.

Схема управления 6 состоит из тактового генератора 48, шести вентилей 49-54, пяти счетчиков 55-59, трех схем ИЛИ 60-62, пяти триггеров 63-67, ПЗУ 68 и схемы задержки 69. При этом выход тактового генератора 48 соединен с входами вентилей 49, 50, 52, 53, ОЗУ 24 и является тактовым выходом 1 схемы управления. Вторые входы вентилей 49 и 50 и вход 3 схемы ИЛИ 61 соединены с первым синхровходом схемы управления. Выход вентиля 49 соединен с входом счетчика 55, цепь переноса которого соединена с входом счетчика 56, выход которого соединен с ПЗУ 68, а цепь переноса с вторым входом схемы ИЛИ 61 и входом триггера 67. Выходы ПЗУ 68 являются адресными выходами 1 и 2 схемы управления, а выходы триггера 67 первым и вторым управляющими выходами схемы. Выход вентиля 50 соединен с первым входом вентиля 51 и одновременно является вторым тактовым выходом схемы управления. Второй вход вентиля 51 соединен с выходом

триггера 64, а выход вентиля с входом счетчика 57, выход которого является первым выходом схемы управления. Цепь сигнала переноса счетчика 57 соединена с входом триггера 63, первым входом схемы ИЛИ 61, вторым входом схемы ИЛИ 60, через схему задержки 69 с вторым входом схемы ИЛИ 62 и является выходом "сброс" схемы управления. Выход

триггера 63 соединен с первым входом вентиля 54 и одновременно выходы триггера 63 являются управляющими выходами 3 и 4 схемы управления. Выход схемы ИЛИ 61 соединен с входом триггера 64, выход Q которого является вторым входом вентиля 54, выход которого является четвертым синхровыходом схемы управления. Вход 2 вентиля 52 соединен с выходом

триггера 65, выход вентиля 52 соединен со счетчиком 58, выход которого является вторым синхровыходом схемы управления, а цепь переноса соединена с первым входом схемы ИЛИ 60, выход которой соединен с входом триггера 65, выход Q которого является третьим синхровыходом схемы управления. Вход 2 вентиля 53 является вторым синхровходом схемы управления, а третий вход соединен с входом

триггера 66. Выход вентиля 53 соединен с входом счетчика 59 и является третьим тактовым выходом схемы управления. Выход счетчика 59 является пятым синхровыходом схемы управления, а цепь переноса соединена с первым входом схемы ИЛИ 62, выход которой соединен с входом триггера 66, выход Q которого является шестым синхровыходом схемы управления.The control circuit 6 consists of a clock 48, six gates 49-54, five counters 55-59, three circuits OR 60-62, five flip-flops 63-67, ROM 68 and a delay circuit 69. The output of the clock 48 is connected to the

inputs gates

49, 50, 52, 53, RAM 24 and is a clock output 1 of the control circuit. The second inputs of the

valves

49 and 50 and the input 3 of the OR circuit 61 are connected to the first clock input of the control circuit. The output of the valve 49 is connected to the input of the counter 55, the transfer circuit of which is connected to the input of the counter 56, the output of which is connected to the ROM 68, and the transfer circuit to the second input of the OR circuit 61 and the input of the trigger 67. The outputs of the ROM 68 are

address outputs

1 and 2 of the control circuit , and the outputs of the trigger 67 by the first and second control outputs of the circuit. The output of the valve 50 is connected to the first input of the valve 51 and at the same time is the second clock output of the control circuit. The second input of the valve 51 is connected to the output

trigger 64, and the output of the valve with the input of the counter 57, the output of which is the first output of the control circuit. The chain of the transfer signal of the counter 57 is connected to the input of the trigger 63, the first input of the OR circuit 61, the second input of the OR circuit 60, through the delay circuit 69 with the second input of the OR circuit 62 and is the "reset" output of the control circuit. Exit

the trigger 63 is connected to the first input of the valve 54 and at the same time the outputs of the trigger 63 are the

control outputs

3 and 4 of the control circuit. The output of the OR circuit 61 is connected to the input of the trigger 64, the output Q of which is the second input of the valve 54, the output of which is the fourth clock output of the control circuit. The input 2 of the valve 52 is connected to the output

of the trigger 65, the output of the valve 52 is connected to a counter 58, the output of which is the second clock output of the control circuit, and the transfer circuit is connected to the first input of the OR circuit 60, the output of which is connected to the input of the trigger 65, the output Q of which is the third clock output of the control circuit. The input 2 of the valve 53 is the second clock input of the control circuit, and the third input is connected to the input

trigger 66. The output of the valve 53 is connected to the input of the counter 59 and is the third clock output of the control circuit. The output of the counter 59 is the fifth clock output of the control circuit, and the transfer circuit is connected to the first input of the OR circuit 62, the output of which is connected to the input of the trigger 66, the output Q of which is the sixth clock output of the control circuit.

Устройство для измерения угловых координат работает следующим образом. На входах устройства (фиг.3) имеются n значений напряжений с выходов измерителей амплитуд сигналов n приемных каналов. После подачи напряжения питания по сигналам с синхровыходов 2 и 3 схемы управления 6 из ПЗУ 27, блок 5, через ключевой элемент 30 в ОЗУ 24 в первую ячейку записывается величина θ_max, во вторую величина θ_min и в третью ε. Значения q_max, θ_min границы выбранного сектора углов поступают на сумматор 28 и схему вычитания 44. С выхода схемы вычитания величина (θ_max - θ_min) поступает на вход 2 компаратора 38, на вход 1 которого из ячейки 3 ОЗУ 24 поступает величина ε. Если (θ_max-θ_min)> ε, сигнал с выхода 1 компаратора 38 (первый синхровыход блока 5, линия Z) разрешает в АЦП 7 (блок 3) преобразование сигналов на входах устройства в цифровой код. Величина (θ_max-θ_min) с выхода сумматора 28 поступает на вход 2 сумматора 29, на вход 1 которого с ОЗУ 24 поступает величина ε. Величина (θ_max+θ_min+ε) с выхода сумматора 29 и величина (θ_max+θ_min) с выхода сумматора 28 поступают соответственно на входы схем умножения 41 и 43. По сигналу с выхода 2 компаратора 38 схема умножения 43 вычисляет величину θ₁= (θ_max+θ_min)/2, а схема умножения 41 величину θ₂= (θ_max+θ_min+ε)/2, Значение θ₁ по разрешающему сигналу с управляющего выхода 2 схемы управления через ключевой элемент 37 поступает на сигнальный вход блока 4 в АУ 15 и записывается в первую ячейку ОЗУ 25 блока 5. АУ 15 по известному аналитическому выражению в соответствии с коэффициентами, поступающими из ПЗУ 16, вычисляет значения характеристик направленности каждого канала для угла θ₁ и они записываются в соответствующие ячейки ОЗУ 17. После окончания преобразования с выхода готовых данных блока 3 на схему управления 6 поступает сигнал, по которому со схемы управления на адресные входы блоков 3 и 4 поступают коды, соответствующие номерам каналов, амплитуды напряжений и значения характеристик направленности которых проходят на выходы мультиплексоров. В соответствии с кодами, поступающими с адресных выходов 1 (линия d) и 2 (линия e) схемы управления происходит перебор всех возможных пар каналов мультиплексорами 8, 9, 18 и 19 блоков 3 и 4. Напряжения, соответствующие амплитудам сигналов в каждой паре каналов, и значения характеристик направленности этих же каналов с выходов мультиплексоров поступают на схемы деления 10, 11, 20 и 21, которые вычисляют отношения амплитуд сигналов a_ij и a_ji схемы деления 10, 11 и отношения значений характеристик направленности тех же каналов b_ij и b_ji схемы деления 20, 21. С выходов схем деления 10 и 11 величины a_ij и a_ji поступают на компаратор 12. Компаратор сравнивает их и по сигналам с его выходов коммутатор 13 пропускает на выход меньшую величину. По сигналам с управляющих выходов 1 (линия a) и 2 (линия b) блока 3 на выход коммутатора 22 блока 4 проходят отношения значений характеристик направленности этой пары каналов с той же индексацией. С выходов коммутаторов 13 и 22 отношения значений характеристик направленности и амплитуд сигналов поступают на входы схем умножения 14 и 23 соответственно, возводятся в квадрат и поступают на сигнальные входы блока 5. Схема вычитания 45 вычисляет разность a $\binom{2}{ij}$ -b $\binom{2}{ij}$ , которая возводится в квадрат схемой умножения 42 и поступает на накопительный сумматор 47, на выходе которого после перебора всех возможных пар каналов формируется величина суммарной ошибки для угла θ₁:

По сигналу с управляющего выхода 3 схемы управления значение σ(θ₁) через ключевой элемент 33 записывается в первую ячейку ОЗУ 26. Сигнал с выхода "сброс" схемы управления подготавливает накопительный сумматор 47 к вычислению величины

суммарной ошибки для значения угловой координаты

. По сигналу с управляющего выхода 1 схемы управления через ключевой элемент 36 во вторую ячейку ОЗУ 25 записывается величина θ₂ и, как и для величины θ₁, вычисляется величина суммарной ошибки:

По сигналу с управляющего выхода 4 схемы управления величина

через ключевой элемент 35 поступает в ячейку 2 ОЗУ 26. Сумматор 47 обнуляется по сигналу с выхода "сброс" схемы управления. Значения σ(θ₁), и σ(θ₂) поступают для сравнения на компаратор 39. По результатам сравнения с выходов компаратора на ключевые элементы 31 и 32 поступают сигналы, по которым, если

значению θ_max присваивают θ₂,, а θ_min сохраняют, если же

, то значению θ_min присваивают θ₁, a θ_max сохраняют. Для новых значений границ сектора вычисляют новые значения

, как описано выше, и компаратор 38 проверяет условие (1.3). Если оно выполняется, по сигналу с синхровыхода 1 блока 5 АЦП 7 обнуляется и подготавливается к приему новой информации, по тому же сигналу через ключевой элемент 34 на схему умножения 40 проходит величина (θ_max+θ_min). По сигналу с синхровыхода 1 блока 3 (линия f) схема умножения 40 вычисляет величину θ_ист= (θ_max+θ_min)/2, которая является измеренным значением угловой координаты.A device for measuring angular coordinates works as follows. At the inputs of the device (figure 3) there are n voltage values from the outputs of the meters of the amplitudes of the signals of n receiving channels. After applying the supply voltage according to the signals from the sync outputs 2 and 3 of the control circuit 6 from the ROM 27, block 5, through the key element 30 in the RAM 24, the value θ _{max is} recorded in the first cell, in the second value θ _min and in the third ε. The values of q _max , θ _{min the} boundaries of the selected sector of the angles are fed to the adder 28 and the subtraction circuit 44. From the output of the subtraction circuit, the quantity (θ _max - θ _min ) goes to input 2 of the comparator 38, to the input 1 of which from the cell 3 of RAM 24 the value ε . If (θ _max -θ _min )> ε, the signal from the output 1 of the comparator 38 (the first sync output of block 5, line Z) allows the ADC 7 (block 3) to convert the signals at the device inputs to a digital code. The value (θ _max -θ _min ) from the output of the adder 28 is fed to input 2 of the adder 29, to the input 1 of which from the RAM 24 the quantity ε is supplied. The value (θ _max + θ _min + ε) from the output of the adder 29 and the value (θ _max + θ _min ) from the output of the adder 28 are respectively supplied to the inputs of the

multiplication circuits

41 and 43. Based on the signal from the output 2 of the comparator 38, the multiplication circuit 43 calculates the value θ ₁ = (θ _max + θ _min ) / 2, and the multiplication circuit 41 value θ ₂ = (θ _max + θ _min + ε) / 2, The value θ ₁ by the enable signal from the control output 2 of the control circuit through the key element 37 is fed to the signal input of block 4 to AU 15 and is recorded in the first cell of RAM 25 of block 5. AU 15 according to the well-known analytical expression in accordance with the coefficients ayuschimi from the ROM 16, calculates the values of each channel directivity characteristics for the angle θ ₁ and they are written into the corresponding memory cell 17. After the conversion from the output ready data unit 3 to the control circuit 6 receives the signal on which the control circuit with the

address input units

3 and 4, codes corresponding to channel numbers are received whose voltage amplitudes and directivity characteristics are transmitted to the outputs of the multiplexers. In accordance with the codes coming from the address outputs 1 (line d) and 2 (line e) of the control circuit, all possible pairs of channels are enumerated by

multiplexers

8, 9, 18 and 19 of

blocks

3 and 4. The voltages corresponding to the signal amplitudes in each channel pair , and the values of the directivity characteristics of the same channels from the outputs of the multiplexers go to the

division circuits

10, 11, 20 and 21, which calculate the ratio of the amplitudes of the signals a _ij and a _ji of the division circuit 10, 11 and the ratio of the values of the directivity characteristics of the same channels b _ij and b _ji division schemes 20, 21. With output in division circuits 10 and 11, the values a _ij and a _ji are sent to the comparator 12. The comparator compares them and, according to the signals from its outputs, the switch 13 passes a smaller value to the output. The signals from the control outputs 1 (line a) and 2 (line b) of block 3 to the output of the switch 22 of block 4 are the ratios of the values of the directivity characteristics of this pair of channels with the same indexing. From the outputs of the switches 13 and 22, the ratios of the values of the directivity characteristics and amplitudes of the signals are supplied to the inputs of the

multiplication schemes

14 and 23, respectively, squared and fed to the signal inputs of block 5. The subtraction circuit 45 calculates the difference a

\binom{2}{ij}

-b

\binom{2}{ij}

, which is squared by the multiplication circuit 42 and fed to the accumulative adder 47, at the output of which, after enumerating all possible pairs of channels, the total error value is formed for the angle θ ₁ :

According to the signal from the control output 3 of the control circuit, the value of σ (θ ₁ ) through the key element 33 is recorded in the first cell of RAM 26. The signal from the output "reset" of the control circuit prepares the accumulative adder 47 to calculate the value

total error for the value of the angular coordinate

. The signal from the control output 1 of the control circuit through the key element 36 into the second cell of RAM 25 records the value of θ ₂ and, as for the value of θ ₁ , calculates the total error:

According to the signal from the control output 4 of the control circuit, the value

through the key element 35 enters into the cell 2 RAM 26. The adder 47 is reset to zero by the signal from the output "reset" of the control circuit. The values of σ (θ ₁ ) and σ (θ ₂ ) are sent for comparison to the comparator 39. According to the results of the comparison, the signals from the comparator outputs the key elements 31 and 32, according to which, if

the value θ _{max is} assigned θ ₂ , and θ _{min is} retained, if

then θ _{min is} assigned θ ₁ , and θ _{max is} stored. For new values of sector boundaries, new values are calculated

as described above, and comparator 38 checks condition (1.3). If it is executed, the signal from the sync output 1 of block 5 of the ADC 7 is reset and is prepared to receive new information; according to the same signal, the value (θ _max + θ _min ) passes through the key element 34 to the multiplication circuit 40. Based on the signal from sync output 1 of block 3 (line f), the multiplication circuit 40 calculates the value θ _source = (θ _max + θ _min ) / 2, which is the measured value of the angular coordinate.

Рассмотрим подробнее работу цифровой части схемы управления 6 (фиг.5). После подачи напряжения питания начинает работать генератор тактовых импульсов 48 (эпюра 1). Импульсы тактовой частоты поступают на ОЗУ 24 и через вентиль 52 на счетчик 58, управляющий считыванием с ПЗУ 27 и записью в ОЗУ 24 величин θ_max, θ_min и ε. После записи этих величин (эпюра 2) по импульсу переноса счетчика 58 (эпюра 3) триггер 65 переключается (эпюра 4) и переводит ОЗУ 24 в режим чтения, уровень логического "0" с выхода

триггера 65 закрывает вентиль 52. После поступления уровня логической единицы с синхровыхода 2 блока 5 (эпюра 5) открывается вентиль 53 и импульсы тактовой частоты поступают на счетчик 59, который управляет записью и чтением информации в ОЗУ 25, ОЗУ 17 и ПЗУ 16. В ОЗУ 25 записывается величина θ₁ и одновременно в соответствии с коэффициентами, считываемыми с ПЗУ 16, в АУ 15 рассчитываются значения характеристик направленности всех каналов и записываются в ОЗУ 17. После записи значений характеристик направленности (эпюра 7) в ОЗУ 17 счетчик 59 вырабатывает сигнал переноса (эпюра 8), по которому триггер 66 переключается и переводит ОЗУ 25 и ОЗУ 17 в режим чтения (эпюра 9). Уровень логического "0" с выхода

триггера 66 закрывает вентиль 53. Сигнал готовности данных с синхровыхода блока 3 (цепь f, эпюра 10) поступает на схему ИЛИ 61, переключает триггер 64 (эпюра 11) и открывает вентили 49 и 50. Тактовые импульсы поступают на счетчики 55 и 56, которые управляют считыванием с ПЗУ 68 кодов, поступающих на адресные выходы схемы управления. После считывания кодов с ПЗУ 68 счетчик 56 вырабатывает сигнал переноса (эпюра 12), время появления которого (t_сч) зависит от количества каналов n. Сигнал переноса счетчика 56 переключает триггер 67, подготавливая тем самым ОЗУ 25 к записи величины θ₂, поступает через схему ИЛИ 61 на триггер 64 и переключает его. Уровень логической "1" с выхода

триггера 64 открывает вентиль 51, импульсы тактовой частоты поступают на счетчики 57, который управляет записью в ОЗУ 26 величины σ(θ_i) (эпюра 13). Запись в ОЗУ 26 осуществляется через ключевой элемент 33 (фиг.3) по разрешающему сигналу с выхода

триггера 63 (цепь s, эпюра 15). После записи величины σ(θ_i) счетчик 57 вырабатывает сигнал переноса, по которому триггеры 64 и 63 переключаются (эпюра 11 и 15) и закрывают вентили 51 и 54, таким образом, ОЗУ 26 в режим чтения не переключается. Этим же сигналом переключается триггер 65 и тактовые импульсы поступают на счетчик 58, который управляет записью величины ε в ОЗУ 24 (эпюра 2). Триггер 66 переключается через t_з=T_п и переводит ОЗУ 17 и 25 в режим записи. По сигналу переноса счетчика 58 (эпюра 3) триггер 65 переключается (эпюра 4), ОЗУ 24 переходит в режим чтения и величины q_max, θ_min и ε поступают в блок вычисления суммарной ошибки 5 для дальнейшей обработки. По окончании записи величины q₂ в ОЗУ 25 и величины F_i(θ₂) в ОЗУ 17 по сигналу переноса счетчика 59 (эпюра 8) счетчик обнуляется, триггер 66 переключается, закрывает вентиль 53 и переводит ОЗУ 25 и ОЗУ 17 в режим чтения. По сигналу переноса счетчика 56 (эпюра 12) триггер 64 переключается и разрешает запись величины σ(θ₂) в ОЗУ 26, триггер 67 также переключается и разрешает прохождение информации через ключевой элемент 37 для записи в ОЗУ 25 величины

По сигналу переноса счетчика 57 триггеры 63 и 64 переключаются, вентиль 54 открывается и ОЗУ 26 переходит в режим чтения. На компаратор 39 для сравнения поступают величины σ(θ₁) и σ(θ₂). Сигналы с выходов триггера 63 подготавливают ОЗУ 46 к записи величины

Триггер 66 переключается и в ОЗУ 24 из ОЗУ 25 записываются величины ε и θ₁ или θ₂, в зависимости от сигналов с компаратора 39 на ключевых элементах 31 и 32. Для новых значений границ сектора в блоке вычисления суммарной ошибки 5 вычисляют новые значения

и схема управления продолжает вырабатывать сигналы, как описано выше, до выполнения условия (1.3). Если условие (1.3) выполнено, по сигналам с синхровыходов 1 блоков 5 и 3 в ОЗУ 24 из ПЗУ 27 записываются значения ε и исходных границ сектора углов q_max и θ_min. . Если на входе устройства есть сигналы, схема управления вырабатывает сигналы в последовательности, приведенной выше.Let us consider in more detail the operation of the digital part of the control circuit 6 (Fig. 5). After applying the supply voltage, the clock generator 48 starts to run (plot 1). The clock pulses are fed to the RAM 24 and through the valve 52 to the counter 58, which controls reading from the ROM 27 and writing in the RAM 24 the values θ _max , θ _min and ε. After recording these values (plot 2) by the transfer pulse of counter 58 (plot 3), trigger 65 switches (plot 4) and puts the RAM 24 in read mode, the logic level is “0” from the output

flip-flop 65 closes valve 52. After the logic level arrives from sync output 2 of block 5 (diagram 5), valve 53 opens and clock pulses are fed to counter 59, which controls the writing and reading of information in RAM 25, RAM 17, and ROM 16. In RAM 25, the value θ _{1 is} recorded and at the same time, in accordance with the coefficients read from the ROM 16, the values of the directivity characteristics of all channels are calculated in the AU 15 and recorded in the RAM 17. After the directivity characteristics are recorded (plot 7) in the RAM 17, the counter 59 generates drove the transfer (plot 8), by which the trigger 66 switches and puts the RAM 25 and RAM 17 into read mode (plot 9). Logical level "0" from output

trigger 66 closes valve 53. The data ready signal from the sync output of block 3 (circuit f, plot 10) is fed to OR 61, switches trigger 64 (plot 11) and opens

valves

49 and 50. Clock pulses are fed to counters 55 and 56, which control reading from ROM 68 codes received at the address outputs of the control circuit. After reading the codes from the ROM 68, the counter 56 generates a transfer signal (plot 12), the appearance time of which (t _cf ) depends on the number of channels n. The transfer signal of the counter 56 switches the trigger 67, thereby preparing the RAM 25 to record the value θ ₂ , enters through the circuit OR 61 to the trigger 64 and switches it. Logical level "1" from output

trigger 64 opens the valve 51, the clock pulses are fed to the counters 57, which controls the recording in RAM 26 of the value σ (θ _i ) (plot 13). Record in RAM 26 is carried out through the key element 33 (figure 3) by the enable signal from the output

trigger 63 (chain s, plot 15). After recording the value of σ (θ _i ), the counter 57 generates a transfer signal, according to which the triggers 64 and 63 are switched (diagram 11 and 15) and the

valves

51 and 54 are closed, so the RAM 26 does not switch to the read mode. The same signal switches the trigger 65 and the clock pulses are fed to the counter 58, which controls the recording of the value of ε in RAM 24 (plot 2). The trigger 66 switches through t _s = T _p and puts the

RAM

17 and 25 in recording mode. By the transfer signal of the counter 58 (plot 3), the trigger 65 switches (plot 4), the RAM 24 goes into read mode and the values q _max , θ _min and ε enter the block for calculating the total error 5 for further processing. Upon completion of the recording of q ₂ in RAM 25 and F _i (θ ₂ ) in RAM 17 by the counter transfer signal 59 (plot 8), the counter is reset, trigger 66 switches, closes valve 53 and puts RAM 25 and RAM 17 into read mode. According to the transfer signal of the counter 56 (plot 12), the trigger 64 is switched and allows the value of σ (θ ₂ ) to be written to the RAM 26, the trigger 67 is also switched and allows the information to pass through the key element 37 for writing to the RAM 25

On the transfer signal of the counter 57, the triggers 63 and 64 are switched, the valve 54 opens and the RAM 26 goes into read mode. The comparator 39 for comparison receives the values of σ (θ ₁ ) and σ (θ ₂ ). The signals from the outputs of the trigger 63 prepare RAM 46 to record the value

The trigger 66 switches and in the RAM 24 from the RAM 25 the values ε and θ ₁ or θ _{2 are} written, depending on the signals from the comparator 39 on the key elements 31 and 32. For the new values of the sector boundaries in the calculation unit of the total error 5, new values are calculated

and the control circuit continues to generate signals, as described above, until condition (1.3) is satisfied. If condition (1.3) is fulfilled, the values of ε and the initial boundaries of the sector of angles q _max and θ _{min are} written according to the signals from sync outputs 1 of

blocks

5 and 3 in RAM 24 from ROM 27. . If there are signals at the input of the device, the control circuit generates signals in the sequence shown above.

Рассмотрим возможности схемной реализации основных элементов предлагаемого многоканального измерителя угловых координат. Большинство элементов блоков 3, 4 и 5 такие, как мультиплексоры, умножители, сумматоры, вентили (схемы И), схемы ИЛИ, триггеры, ОЗУ и ПЗУ, счетчики и компараторы и т.д. являются стандартными, широко применяются на практике и описаны в [2] [3, с. 175,258,279] [4] Делители могут быть выполнены на микросхеме К1802ВР2, описанной в [5, с.120-122]
Литература
1. Справочник по радиолокации. /Под ред. М.Сколника.-Нью-Йорк, 1970./ Пер. с англ. в 4 т./Под общ. ред. К.Н.Трофимова.-Том 4: Радиолокационные станции и системы./Под ред. М.М.Вейсбейна.-М. Сов.радио, 1978, с.376.Consider the possibilities of a circuit implementation of the main elements of the proposed multi-channel angular coordinate meter. Most of the elements of blocks 3, 4 and 5, such as multiplexers, multipliers, adders, gates (AND circuits), OR circuits, triggers, RAM and ROM, counters and comparators, etc. are standard, widely used in practice and described in [2] [3, p. 175,258,279] [4] Dividers can be performed on the chip K1802BP2 described in [5, p.120-122]
Literature
1. Reference radar. / Ed. M. Skolnik.-New York, 1970./ Per. from English in 4 t. / Under the total. ed. K.N. Trofimova.-Volume 4: Radar stations and systems./ Ed. M.M. Weisbane.-M. Sov.radio, 1978, p.376.

2. В.Шило. Популярные цифровые микросхемы: Справочник. М. Радио и связь, 1989, с.352. 2. V. Shilo. Popular Digital Chips: A Guide. M. Radio and Communications, 1989, p. 352.

3. Цифровые и интегральные микросхемы: Справ./М.И.Богданович, И.Н.Грель, В.А.Прохоренко, В.В.Шалимо.Мн. Беларусь, 1991, с.493. 3. Digital and integrated circuits: Ref. / M.I. Bogdanovich, I. N. Grel, V. A. Prokhorenko, V. V. Shalimo. Belarus, 1991, p. 493.

4. Аналоговые и цифровые ИМС:Справочник./Под ред. С.В.Якубовского.-М. Радио и связь, 1989, с.435. 4. Analog and digital ICs: Reference. / Ed. S.V. Yakubovsky.-M. Radio and Communications, 1989, p. 435.

5. Справочник по устройствам цифровой обработки информации. /[Н.А.Виноградов и др. Под ред. В.Н.Яковлева.-Киев: Техника, 1988, с.414. 5. Directory of digital information processing devices. /► N.A. Vinogradov et al. Ed. V.N.Yakovleva.-Kiev: Technique, 1988, p. 414.

Claims

1. A device for measuring angular coordinates (UK) in multipath radars, containing n receiving channels, each of which contains a series-connected antenna, a receiving device and a signal amplitude meter, characterized in that it further introduces a unit for determining the ratio of amplitudes, a unit for determining directivity and their relations, the total error determination unit and the control unit, and n signal inputs of the amplitude ratio determination unit are connected to the outputs of the signal amplitude meters, the clock connected to the first sync output of the unit for determining the total error, its two address inputs are connected to the first and second address outputs of the control unit, two control outputs with the control inputs of the unit for determining the directivity characteristics and their relations, the signal output with the first signal input of the unit for determining the total error, and the output "Data readiness" with the same input of the total error determination unit and the first clock input of the control unit, the second signal input of the total error determination unit is connected the signal output of the block for determining the directivity characteristics and their relations, six clock inputs, four control inputs, three clock inputs and the "Reset" input of which are connected to the same outputs of the control unit, its first sync output is connected to the sync input of the block for determining the directivity characteristics and their relations, and the second clock output with the second clock input of the control unit, the first signal output of the total error determination unit is the output of the device, and the second and third are connected to the first and second signal the inputs of the unit for determining the directivity characteristics and their relations, the clock input of which is connected to the third clock output of the control unit, and two clock inputs with the fifth and sixth clock outputs of the control unit.

2. The device according to claim 1, characterized in that the unit for determining the relations of amplitudes is made of an analog-to-digital converter, two multiplexers, two divisions, a comparator, a switch and a multiplication unit, and n inputs of an analog-to-digital converter are connected to the outputs of the signal amplitude meters and are the signal inputs of the block, n outputs of the analog-to-digital converter are connected to n inputs of the first multiplexer and in parallel, except for the first, with n 1 inputs of the second multiplexer, the outputs of the multiplexers are parallel о are connected to the inputs of two division blocks, the outputs of the division blocks are connected in parallel with the inputs of the comparator and the switch, the output of the switch with two inputs of the multiplication block, the output of which is the signal output of the block, the outputs of the comparator are connected to the control inputs of the switch and are the control outputs of the block, the sync inputs of the converter and multiplexers are connected to the first sync output of the unit for determining the total error and are the sync input of the block, the address inputs of the multiplexers are the address inputs of Since they are connected to the address outputs of the control unit, the inverter output clock is the “Data Ready” output of the unit.

3. The device according to claim 1, characterized in that the unit for determining the directivity characteristics and their relations is made of read-only memory (ROM), arithmetic device (AU), random access memory (RAM), two multiplexers, two division blocks, a switch and multiplication unit, with n AC inputs connected to n ROM outputs and two inputs with second and third signal outputs of the total error determination unit and are signal inputs of the unit, n AC outputs and n RAM outputs connected in parallel with n inputs of the multiplexer and, in addition to the first output, with n 1 inputs of the second multiplexer, the outputs of the multiplexers are connected in parallel with the inputs of two division blocks, the outputs of which through the switch are connected to two inputs of the multiplication block, the output of which is the signal output of the block, two control inputs of the switch are connected to the control the outputs of the unit for determining the relations of amplitudes are the control inputs of the unit, two clock inputs of RAM, the clock inputs of RAM and ROM are connected respectively to the fifth and sixth clock outputs and the third a clock output of the control unit and are corresponding inputs, the clock multiplexer coupled to the first sinhrovyhodom total error detection unit and the clock unit are, the address inputs of multiplexers with address outputs of the control unit and are addressable block inputs.

4. The device according to claim 1, characterized in that the total error determination unit is made of three RAM, ROM, two adders, a cumulative adder, four multiplication units, two subtraction units, eight key elements, two comparators and a delay unit, with two inputs the first RAM through the first key element is connected to two outputs of the ROM and through the second and third key elements with two outputs of the second RAM, the inverse input of the first key element is the input "Data Readiness" of the block and connected to the same output of the block about amplitude relationships, the third input of the first RAM is connected to the third output of the ROM and the first inputs of the first comparator and the second adder, the outputs of the first RAM are connected in parallel with the inputs of the first adder and the first subtraction unit, the output of which is connected to the second input of the first comparator, the first output of the first comparator is connected with the control input of the fourth key element and is the first clock output of the block, the second output is connected to the input of the first multiplication block and the input of the delay block, the output of which is the second sync output of the block and connected to the input of the third multiplication block, the output of the first adder is connected to the second input of the second adder, the second input of the first multiplication block and the input of the fourth key element, the output of which is connected to the first input of the second multiplication block, the second input of which is the “Data readiness” input "block, and the output is the first signal output of the block and the output of the device, the output of the second adder is connected to the second input of the third block of multiplication, the outputs of the first and third blocks of multiplication through the fifth and These key elements are connected to the inputs of the second RAM and are the second and third signal outputs of the block, the control inputs of the fifth and sixth key elements are the first and second control inputs of the block, the inputs of the second subtraction block are the first and second signal inputs of the block, its output is connected to two the inputs of the fourth multiplication block, the output of which is connected to the input of the accumulative adder, the input "Reset" and the clock input of which are respectively the input "Reset" and the first clock input lock, the output of the accumulative adder through the seventh and eighth key elements is connected to two inputs of the third RAM, and the control inputs of the seventh and eighth key elements are the third and fourth control inputs of the unit, the outputs of the third RAM are connected to the inputs of the second comparator, the outputs of which are the control inputs of the second and of the third key elements, the clock inputs and clock inputs of three RAM and ROM are connected to six clock outputs and three clock outputs of the control unit and are clock and clock inputs block inputs.

5. The device according to claim 1, characterized in that the control unit is made of a clock generator, six gates, five counters, three OR elements, five triggers, ROM and a delay unit, and the output of the clock generator is connected to the inputs of four gates and is the first clock the output of the block, the first inputs of the first and second gates and the third input of the first OR element are connected to the first sync input of the block, the output of the first valve is connected to the input of the first counter, the transfer circuit of which is connected to the input of the second counter, whose output is is din with the ROM sync input, and the transfer circuit with the input of the first trigger and the second input of the first OR element, the ROM outputs are the first and second address outputs of the block, and the outputs of the first trigger with the first and second control outputs of the block, the output of the second gate is connected to the first input of the third gate and is the second clock output of the block, the second input of the third valve is connected to the output

the second trigger, the output of the third gate with the input of the third counter, the output of which is the first clock output of the block, and the transfer circuit is connected to the input of the third trigger, the first input of the first OR element, the second input of the second OR element and through the delay unit with the second input of the third OR element and is block “Reset” output, the outputs of the third trigger are the third and fourth control outputs of the block, and the output

connected to the first input of the sixth valve, the second input of which is connected to the output Q of the second trigger, and the output is the fourth clock output of the unit, the input of the second trigger is connected to the output of the first OR element, the second input of the fourth valve is connected to the output

the fourth trigger, and the output with the input of the fourth counter, the output of which is the second clock output of the block, and the transfer circuit is connected to the first input of the second OR element, the output of which is connected to the input of the fourth trigger, the output Q of which is the third clock output of the block, the second input of the fifth gate is the second block sync input, and the third input is connected to the output

of the fifth trigger, the output of the fifth gate is connected to the input of the fifth counter and is the third clock output of the block, the output of the fifth counter is the fifth clock output of the block, and the transfer circuit is connected to the first input of the third OR element, the output of which is connected to the input of the fifth trigger, whose output Q is the sixth sync block output.