Изобретение относится к области вычислительной техники и может быть использовано в специализированных системах обработки сигналов высокой производительности для вычисления трехмерного ДПФ. The invention relates to the field of computer technology and can be used in specialized high-performance signal processing systems for calculating three-dimensional DFT.
Известно устройство, реализующее систолический способ вычисления одномерного ДПФ и содержащее два коммутатора, операционный блок, два блока постоянной памяти, группу из К-1 (К размер преобразования) операционных блоков, группу и К блоков хранения и блок управления /1/. A device that implements a systolic method for calculating a one-dimensional DFT and containing two switches, an operating unit, two read-only memory blocks, a group of K-1 (K conversion size) operating units, a group and K storage units and a control unit / 1 /.
Недостатком этого устройства является невозможность вычисления трехмерного ДПФ. The disadvantage of this device is the inability to calculate three-dimensional DFT.
Наиболее близким по технической сущности является устройство, реализующее систолический способ вычисления трехмерного ДПФ для данных размером N1•N2•N3 и содержащее три многоканальные систолические матрицы, причем первая многоканальная систолическая матрица содержит N1 вычислительных ячеек N1 запоминающих ячеек (каждая запоминающая ячейка содержит регистр и сумматор), вторая многоканальная систолическая матрица содержит N2 вычислительных ячеек (емкость каждой запоминающей ячейки составляет 2N1-1 регистров) и третья систолическая матрица содержит N3 вычислительных ячеек и N3 запоминающих ячеек (емкость каждой запоминающей ячейки составляет 2N1N2 1 регистров) /2/.The closest in technical essence is a device that implements a systolic method of calculating a three-dimensional DFT for data of size N 1 • N 2 • N 3 and containing three multichannel systolic matrices, the first multichannel systolic matrix containing N 1 computational cells N 1 storage cells (each storage cell contains a register and an adder), the second multichannel systolic matrix contains N 2 computational cells (the capacity of each storage cell is 2N 1 -1 registers) and the third systolic ma Trica contains N 3 computational cells and N 3 storage cells (the capacity of each storage cell is 2N 1 N 2 1 registers) / 2 /.
Недостатком такого устройства является большой объем оборудования и невысокая технологичность при реализации на сверхбольших интегральных схемах за счет наличия многоразрядных длинных выходных первой и второй многоканальных систолических матриц соответственно со входами второй и третьей многоканальных систолических матриц. The disadvantage of this device is the large amount of equipment and low manufacturability when implemented on ultra-large integrated circuits due to the presence of multi-bit long outputs of the first and second multichannel systolic matrices, respectively, with the inputs of the second and third multichannel systolic matrices.
Устройство для вычисления трехмерного дискретного преобразования Фурье (фиг. 1, 2) содержит N1 вычислительных модулей 7, где N1 - размерность входных данных x(i2, i3, i4), 0≅i2≅N1-1, 0≅i3≅N2-1, 0≅i4≅N3-1, причем информационный вход 1 устройства подключен к первому информационному входу первого вычислительного модуля 7о, 2i-й вход группы информационных входов подключен ко второму информационному входу 7i-го вычислительного модуля, первый 3, второй 4 и третий 5 управляющие входы устройства подключены соответственно к первому, второму и третьему управляющим входам первого вычислительного модуля 7о, информационный выход, первый, второй и третий управляющие выходы 7i-го вычислительного модуля подключены соответственно к информационному входу, первому, второму и третьему управляющим входам 7 (i+1)-го вычислительного модуля, второй информационный выход 7i-го вычислительного модуля подключен к 8i-му выходу устройства, тактовый вход 6 которого подключен к синхровходам всех вычислительных модулей 7, при этом в вычислительном модуле 7 первый 9 информационный вход подключен к первым входам элементов И 22 первой группы и информационному входу первого 18 регистра, выход которого подключен к первому входу умножителя 16 и первому 52 информационному выходу вычислительного модуля, выходы элементов И 22 первой группы подключены к соответствующим первым входам элементов ИЛИ 38 первой группы, выход которых подключен к информационному входу первого регистра 201 первой группы, выход которого подключен к первым входам элементов И второй 23, третьей 34 и четвертой 33 групп, вторые входы элементов И 23 второй группы подключены к выходу элемента ИЛИ-НЕ 51, а выходы к соответствующим первым входам элементов ИЛИ 39 второй группы, выходы которых подключены к информационному входу второго регистра 202 первой группы, выход 20i-го регистра первой группы подключен к информационному входу 20(i+1)-го регистра, выход 20N3-го регистра первой группы подключен к первым входам элементов И пятой 24 и шестой 26 групп, вторые входы элементов И 24 пятой группы подключены к выходу первого элемента ИЛИ 45, а выход ко вторым входам элементов ИЛИ 38 первой группы, выход второго элемента ИЛИ 46 подключен к первым входам элементов И 25 седьмой группы, выходы которых подключены к соответствующим вторым входам элементов ИЛИ 39 второй группы, выходы элементов И 26 шестой группы подключены к соответствующим первым входам элементов ИЛИ 40 третьей группы, вторые входы которых подключены к соответствующим выходам элементов И 28 девятой группы, а выходы к информационному входу первого регистра 211 второй группы, выход которого подключен к первым входам элементов И десятой 27, одиннадцатой 36 и двенадцатой 35 групп, выходы элементов И 27 десятой группы подключены к соответствующим входам элементов ИЛИ 41 четвертой группы, выходы которых подключены к информационному входу второго регистра 212 второй группы, выход 21i-го регистра подключен к информационному входу 21 (i+1)-го регистра, выход 21 N3(N1+N2)-го регистра подключен к первым входам элементов И девятой 28 и тринадцатой 31 групп, второй 10 информационный вход вычислительного модуля подключен к первым входам элементов И 30 четырнадцатой группы, выходы которых подключены к соответствующим первым входам элементов ИЛИ 42 пятой группы, вторые входы которых подключены к соответствующим выходам элементов И 31 тринадцатой группы, а выходы к информационному входу второго 19 регистра, выход которого подключен к первым входам элементов И пятнадцатой 32 и шестнадцатой 37 групп, а синхровход к выходу элемента И 50, первый вход которого подключен к выходу третьего элемента ИЛИ 47, выход четвертого элемента ИЛИ 48 подключен ко вторым входам элементов И 32 пятнадцатой группы, выходы которых подключены к соответствующим первым входам элементов ИЛИ 43 шестой группы, вторые входы которых подключены к соответствующим выходам элементов И 34 третьей группы, а третьи входы к соответствующим выходам элементов И 36 одиннадцатой группы, второй вход умножителя 16 подключен к выходам элементов ИЛИ 43 шестой группы, а выход к первому входу сумматора 17, второй вход которого подключен к выходу элементов ИЛИ 44 седьмой группы, первые входы которых подключены к соответствующим выходам элементов И 35 двенадцатой группы, а вторые входы к соответствующим выходам элементов И 37 шестнадцатой группы, выход сумматора 7 подключен ко вторым входам элементов И 25 седьмой группы и первым входам элементов И 29 восьмой группы, тактовый вход 14 вычислительного модуля подключен к синхровходам первого 18 регистра, регистрам первой 20 и второй 21 групп, второму входу элемента И 50 и блока управления 15, первый, второй и третий входы которого подключены соответственно к первому 11, второму 12 и третьему 13 управляющим входам вычислительного модуля, первый, второй и третий информационные выходы которого подключены соответственно к первому 54, второму 55 и третьему 56 выходам блока управления, четвертый выход которого подключен ко вторым входам элементов И 22 первой группы, пятый выход блока управления подключен ко вторым входам элементов И 30 четырнадцатой группы, первого 45 и третьего 47 элемента ИЛИ, шестой выход блока управления подключен к первому входу первого элемента ИЛИ 45, седьмой выход блока управления подключен ко вторым входам элементов И 26 шестой группы, вторым инверсным входам элементов И 28 девятой группы и третьему входу первого элемента ИЛИ 45, восьмой выход блока управления подключен к четвертому входу первого элемента ИЛИ 45, девятый выход блока управления подключен ко вторым входам элементов И 31 тринадцатой группы и третьего элемента ИЛИ 47, десятый выход блока управления подключен к первым входам элементов ИЛИ-НЕ 51, второго 46, четвертого 48 и пятого 49 элементов ИЛИ, одиннадцатый выход управления подключен ко вторым входам элемента ИЛИ-НЕ 51, второго 46, четвертого 48 и пятого 49 элементов ИЛИ, двенадцатый выход блока управления подключен ко вторым входам элементов И 34 третьей и двенадцатой 35 групп и вторым инверсным входам элементов И 27 десятой группы, тринадцатый выход блока управления подключен ко вторым входам элементов И 36 одиннадцатой и шестнадцатой 37 групп, при этом первый вход 57 блока управления подключен к входу первого элемента НЕ 75, первым входам четвертого 71, пятого 72, шестого 73 и седьмого 74 элементов И и информационному входу первого 61 триггера, выход которого подключен к первому 78 выходу блока управления, второй 58 вход которого подключен к входу второго элемента НЕ 76, вторым входам второго 69, третьего 70, шестого 73 и седьмого 74 элементов И и информационному входу второго 62 триггера, выход которого подключен ко второму 79 выходу блока управления, третий вход 59 которого подключен к входу третьего элемента НЕ 77, третьим входам первого 68, третьего 70, пятого 72 и седьмого 74 элементов И и информационному входу третьего 63 триггера, выход которого подключен к третьему 80 выходу блока управления, выход первого элемента НЕ 75 подключен к первым входам первого 68, второго 69 и третьего 70 элементов И, выход второго элемента НЕ 76 подключен ко вторым входам первого 68, четвертого 71 и пятого 72 элементов И, выход третьего элемента НЕ 77 подключен к третьим входам второго 69, четвертого 71 и шестого 73 элементов И, выход с первого по шестой элементов И 68 73 подключены соответственно к выходам с четвертого по девятый 81 86 блока управления, выходы второго 69, третьего 70, пятого 72 и седьмого 74 элементов И подключены к информационным входам соответственно четвертого 64, пятого 65, шестого 66 и седьмого 67 триггеров, выходы которых подключены соответственно к выходам с десятого по тринадцатый 90 93 блока управления, синхровход 60 которого подключен к синхровходам всех триггеров.A device for calculating a three-dimensional discrete Fourier transform (Fig. 1, 2) contains N 1 computing modules 7, where N 1 is the dimension of the input data x (i 2 , i 3 , i 4 ), 0≅i 2 ≅ N 1 -1, 0≅i 3 ≅N 2 -1, 0≅i 4 ≅N 3 -1, and the information input 1 of the device is connected to the first information input of the first computing module 7o, the 2nd i-input of the group of information inputs connected to the second information input of the 7th computing module, the first 3, second 4 and third 5 control inputs of the device are connected respectively to the first, second and third control inputs of the first computing module 7o, the information output, the first, second and third control outputs of the 7th computing module connected respectively to the information input, the first, second and third control inputs of the 7 (i + 1) -th computing module, the second information output of the 7i-th computing module is connected to the 8i-th output of the device, the clock input 6 of which is connected to the clock inputs of all computing modules 7, while in the computing module 7, the first 9 information input is connected to the first inputs of the elements And 22 of the first group and the information input of the first 18 register, the output of which is connected to the first input of the multiplier 16 and the first 52 information the output of the computing module, the outputs of the elements AND 22 of the first group are connected to the corresponding first inputs of the elements OR 38 of the first group, the output of which is connected to the information input of the first register 20 1 of the first group, the output of which is connected to the first inputs of the elements And the second 23, third 34 and fourth 33 groups, the second inputs of the elements AND 23 of the second group are connected to the output of the element OR NOT 51, and the outputs to the corresponding first inputs of the elements OR 39 of the second group, the outputs of which are connected to the information input of the second register 20 2 p the first group, the output of the 20i-th register of the first group connected to the information input of the 20 (i + 1) -th register, the output 20N of the 3rd register of the first group is connected to the first inputs of the elements And the fifth 24 and sixth of 26 groups, the second inputs of the elements And 24 of the fifth group are connected to the output of the first element OR 45, and the output to the second inputs of the elements OR 38 of the first group, the output of the second element OR 46 is connected to the first inputs of the elements AND 25 of the seventh group, the outputs of which are connected to the corresponding second inputs of the elements OR 39 of the second group, the outputs of the elements AND 26 of the sixth group are connected to the corresponding first inputs e ments or 40 of the third group, the second inputs of which are connected to the corresponding outputs of AND gates 28, ninth groups, and outputs to the data input of the first register 21 1 of the second group, the output of which is connected to first inputs of AND gates tenth 27, the eleventh 36 and twelfth 35 groups yields elements AND 27 of the tenth group are connected to the corresponding inputs of the elements OR 41 of the fourth group, the outputs of which are connected to the information input of the second register 21 2 of the second group, the output of the 21i-th register connected to the information input of the 21 (i + 1) -th register, the output of the 21 N 3 (N 1 + N 2 ) -th register is connected to the first inputs of the elements And the ninth 28 and thirteenth 31 groups, the second 10 information input of the computing module is connected to the first inputs of elements AND 30 of the fourteenth group, the outputs of which are connected to the corresponding first inputs of elements OR 42 of the fifth group, the second inputs of which are connected to the corresponding outputs of elements AND 31 of the thirteenth group, and the outputs to the information input of the second 19 register, the output of which is connected to the first inputs of electronic of elements And the fifteenth 32 and sixteenth 37 groups, and the clock input to the output of the And 50 element, the first input of which is connected to the output of the third OR element 47, the output of the fourth OR 48 element is connected to the second inputs of the And elements of the fifteenth group, the outputs of which are connected to the corresponding first inputs elements OR 43 of the sixth group, the second inputs of which are connected to the respective outputs of the elements AND 34 of the third group, and the third inputs to the corresponding outputs of the elements AND 36 of the eleventh group, the second input of the multiplier 16 is connected to the outputs of the OR 43 of the sixth group, and the output to the first input of the adder 17, the second input of which is connected to the output of the elements OR 44 of the seventh group, the first inputs of which are connected to the corresponding outputs of the elements AND 35 of the twelfth group, and the second inputs to the corresponding outputs of the elements AND 37 of the sixteenth group , the output of the adder 7 is connected to the second inputs of the elements AND 25 of the seventh group and the first inputs of the elements AND 29 of the eighth group, the clock input 14 of the computing module is connected to the clock inputs of the first 18 registers, registers of the first 20 and second 21 groups, the second input of the And 50 element and the control unit 15, the first, second and third inputs of which are connected respectively to the first 11, second 12 and third 13 control inputs of the computing module, the first, second and third information outputs of which are connected respectively to the first 54, second 55 and the third 56 outputs of the control unit, the fourth output of which is connected to the second inputs of the elements AND 22 of the first group, the fifth output of the control unit is connected to the second inputs of the elements AND 30 of the fourteenth group, the first 45 and third 47 of the OR element, w The output of the control unit is connected to the first input of the first OR element 45, the seventh output of the control unit is connected to the second inputs of the elements AND 26 of the sixth group, the second inverse inputs of the elements AND 28 of the ninth group and the third input of the first element OR 45, the eighth output of the control unit is connected to the fourth the input of the first element OR 45, the ninth output of the control unit is connected to the second inputs of the elements AND 31 of the thirteenth group and the third element OR 47, the tenth output of the control unit is connected to the first inputs of the elements OR NOT 51, second 46, fourth 48 and fifth 49 OR elements, the eleventh control output is connected to the second inputs of the OR-NOT 51 element, second 46, fourth 48 and fifth 49 OR elements, the twelfth output of the control unit is connected to the second inputs of AND 34 elements of the third and twelfth 35 groups and the second inverse inputs of the elements AND 27 of the tenth group, the thirteenth output of the control unit is connected to the second inputs of the elements AND 36 of the eleventh and sixteenth 37 groups, while the first input 57 of the control unit is connected to the input of the first element NOT 75, the first inputs of the four that 71, fifth 72, sixth 73 and seventh 74 AND elements and the information input of the first 61 trigger, the output of which is connected to the first 78 output of the control unit, the second 58 input of which is connected to the input of the second element NOT 76, the second inputs of the second 69, third 70, of the sixth 73 and seventh 74 elements AND and the information input of the second 62 trigger, the output of which is connected to the second 79 output of the control unit, the third input 59 of which is connected to the input of the third element NOT 77, the third inputs of the first 68, third 70, fifth 72 and seventh 74 elements And information to the input of the third 63 trigger, the output of which is connected to the third 80 output of the control unit, the output of the first element NOT 75 is connected to the first inputs of the first 68, second 69 and third 70 elements And the output of the second element is NOT 76 connected to the second inputs of the first 68, fourth 71 and the fifth 72 AND elements, the output of the third element NOT 77 is connected to the third inputs of the second 69, the fourth 71 and the sixth 73 elements AND, the output from the first to the sixth elements And 68 73 are connected respectively to the outputs from the fourth to ninth 81 of 86 control units, the outputs of the second 69 t 70th, fifth 72th and seventh 74th elements AND are connected to the information inputs of the fourth 64th, fifth 65th, sixth 66th and seventh 67 triggers, the outputs of which are connected respectively to the outputs from the tenth to thirteenth 90 93 of the control unit, the 60 input of which is connected to the sync inputs of all triggers.
Устройство для вычисления трехмерного ДПФ (фиг. 1) содержит информационный вход 1, группу информационных входов , первый 3, второй 4 и третий 5 управляющие входы, тактовый вход 6, вычислительные модули и группу информационных входов .A device for calculating a three-dimensional DFT (Fig. 1) contains an information input 1, a group of information inputs , first 3, second 4 and third 5 control inputs, clock input 6, computing modules and a group of information inputs .
Вычислительный модуль 7 (фиг. 2) содержит первый 9 и второй 10 информационные входы, первый 11, второй 12 и третий 13 управляющие входы, тактовый вход 14, блок управления 15, умножитель 16, сумматор 17, регистры 18 и 19, первую группу регистров , вторую группу регистров , группы элементов И 22 37, группы элементов ИЛИ 38 44, элементы ИЛИ 45 49, элемент И 50, элемент ИЛИ-НЕ 51, первый 52 и второй 53 информационные выходы, первый 52 и второй 53 информационные выходы, первый 54, второй 55 и третий 56 управляющие выходы.Computing module 7 (Fig. 2) contains the first 9 and second 10 information inputs, the first 11, second 12 and third 13 control inputs, clock input 14, control unit 15, multiplier 16, adder 17, registers 18 and 19, the first group of registers second group of registers , element groups AND 22 37, element groups OR 38 44, elements OR 45 49, element AND 50, element OR NOT 51, first 52 and second 53 information outputs, first 52 and second 53 information outputs, first 54, second 55 and third 56 control outputs.
Блок управления 15 (фиг. 3) содержит первый 57, второй 58 и третий 59 управляющие входы, тактовый вход 60, триггеры 61 67, элементы И 68 74, элементы НЕ 75 77, выходы 78 90. The control unit 15 (Fig. 3) contains the first 57, second 58 and third 59 control inputs, clock input 60, flip-flops 61 67, AND elements 68 74, elements NOT 75 77, outputs 78 90.
В основу работы устройства положено вычисление трехмерного дискретного преобразования Фурье, определяемое выражением
где x(q1, q2, q3) входная последовательность,
0≅q1≅N1-1, 0≅q2≅N2-1, 0≅q3≅N3-1,
N1, N2, N3 целые положительные числа,
Алгоритм вычисления трехмерного дискретного преобразования Фурье задается следующими рекуррентными выражениями:
x0(i1, i2, i3, i4) x0(i1-1, i2, i3, i4), 0≅i1≅N1-1, 0≅i2≅N1-1, 0≅i3≅N2-1, 0≅i4≅N3-1} 0≅i1≅N1-1, 0≅i2≅N1+N2-1, 0≅i3≅N2-1, 0≅i4≅N3-1} 0≅i1≅N1-1, N1≅i2≅N1+N2-1, N2≅i3≅N2+N3-1, 1≅i4≅N3-1}
Начальные значения x(i2, i3, i4), переменной x0(i2, i3, i4) присваиваются при i1=0, 0≅i2≅N1-1, 0≅i3≅N2-1, 0≅i4≅N3-1.The device is based on the calculation of a three-dimensional discrete Fourier transform defined by the expression
where x (q 1 , q 2 , q 3 ) is an input sequence,
0≅q 1 ≅N 1 -1, 0≅q 2 ≅N 2 -1, 0≅q 3 ≅N 3 -1,
N 1 , N 2 , N 3 are positive integers,
The algorithm for calculating the three-dimensional discrete Fourier transform is given by the following recurrence expressions:
x 0 (i 1 , i 2 , i 3 , i 4 ) x 0 (i 1 -1, i 2 , i 3 , i 4 ), 0≅i 1 ≅N 1 -1, 0≅i 2 ≅N 1 -1, 0≅i 3 ≅N 2 -1, 0≅i 4 ≅N 3 -1} 0≅i 1 ≅N 1 -1, 0≅i 2 ≅N 1 + N 2 -1, 0≅i 3 ≅N 2 -1, 0≅i 4 ≅N 3 -1} 0≅i 1 ≅N 1 -1, N 1 ≅i 2 ≅N 1 + N 2 -1, N 2 ≅i 3 ≅N 2 + N 3 -1, 1≅i 4 ≅N 3 -1}
The initial values x (i 2 , i 3 , i 4 ), the variable x 0 (i 2 , i 3 , i 4 ) are assigned for i 1 = 0, 0≅i 2 ≅N 1 -1, 0≅i 3 ≅N 2 -1, 0≅i 4 ≅N 3 -1.
Начальные значения переменной x0(i1, i2, i3, i4), присваиваются при i1=0, N1≅i2≅N1+N2-1, 1≅i3≅N2-1, 0≅i4≅N3-1.Initial values variable x 0 (i 1 , i 2 , i 3 , i 4 ) are assigned for i 1 = 0, N 1 ≅i 2 ≅ N 1 + N 2 -1, 1≅i 3 ≅ N 2 -1, 0≅ i 4 ≅N 3 -1.
Начальные значения переменной x0(i1, i2, i3, i4), присваиваются при i1=0, N1≅i2≅N1+N2-1, N2≅i3≅N2+N3-1, 1≅i4≅N3-1.
Начальные значения переменной x3(i1, i2, i3, i4), присваиваются при 0≅i1≅N1-1, 1≅i2≅N1-1, 0≅i3≅N2-1, i4=0.Initial values variable x 0 (i 1 , i 2 , i 3 , i 4 ) are assigned for i 1 = 0, N 1 ≅i 2 ≅ N 1 + N 2 -1, N 2 ≅i 3 ≅ N 2 + N 3 - 1, 1≅i 4 ≅N 3 -1.
Initial values variable x 3 (i 1 , i 2 , i 3 , i 4 ), are assigned at 0≅i 1 ≅N 1 -1, 1≅i 2 ≅N 1 -1, 0≅i 3 ≅N 2 -1, i 4 = 0.
Искомый результат вычисления трехмерного дискретного преобразования Фурье определяется равенством x3(i1, i2, i3, N3-1) Y3(i1, i2-N1, i3-N2),
0≅i1≅N1-1, N1≅i2≅N1+N2-1, N2≅i3≅N2+N3-1.The desired result of the calculation of the three-dimensional discrete Fourier transform is determined by the equality x 3 (i 1 , i 2 , i 3 , N 3 -1) Y 3 (i 1 , i 2 -N 1 , i 3 -N 2 ),
0≅i 1 ≅N 1 -1, N 1 ≅i 2 ≅N 1 + N 2 -1, N 2 ≅i 3 ≅N 2 + N 3 -1.
Вычислительный модуль 7 (фиг. 2) обладает возможностью реализации следующих функций:
где Аj+1, Вj+1 и Гj+1 значения соответственно на первом, втором и третьем управляющих выходах вычислительного модуля на (j+1)-м такте,
αj, βj и γj значения соответственно на первом, втором и третьем управляющих входах вычислительного модуля на j-м такте,
Рj+1=pj,
где Рj+1 значение на первом информационном выходе вычислительного модуля на (j+1)-м такте,
рj значение на первом информационном входе вычислительного модуля на j-м такте,
где ωj значение на втором информационном входе вычислительного модуля на j-м такте,
Входной поток данных задается следующими выражениями.Computing module 7 (Fig. 2) has the ability to implement the following functions:
where А j + 1 , В j + 1 and Г j + 1 are the values respectively at the first, second and third control outputs of the computing module at the (j + 1) -th clock cycle,
α j , β j and γ j values, respectively, at the first, second and third control inputs of the computing module on the j-th clock,
P j + 1 = p j ,
where P j + 1 value at the first information output of the computing module at the (j + 1) -th clock cycle,
p j value at the first information input of the computing module on the j-th clock,
where ω j is the value at the second information input of the computing module on the j-th clock,
The input data stream is defined by the following expressions.
На входы 2i1 подается последовательность коэффициентов (0≅i1≅N1-1, 1≅i2≅N1-1,
в моменты времени
На вход 1 подается последовательность коэффициентов (N1≅i2≅N1+N2-1, 1≅i3≅N2-1)
в моменты времени
На вход 1 подается последовательность коэффициентов
(N2≅i3≅N2+N3-1, 1≅i4≅N3-1)
в моменты времени
На вход 1 подается входная последовательность x(i2, i3, i4) в моменты времени
0≅i2≅N1-1, 0≅i3≅N2-1, 0≅i4≅N3-1.A sequence of coefficients is applied to the inputs 2i 1 (0≅i 1 ≅N 1 -1, 1≅i 2 ≅N 1 -1,
at times
Input 1 is a sequence of coefficients (N 1 ≅i 2 ≅N 1 + N 2 -1, 1≅i 3 ≅N 2 -1)
at times
Input 1 is a sequence of coefficients
(N 2 ≅i 3 ≅N 2 + N 3 -1, 1≅i 4 ≅N 3 -1)
at times
The input sequence x (i 2 , i 3 , i 4 ) is fed to input 1 at time instants
0≅i 2 ≅N 1 -1, 0≅i 3 ≅N 2 -1, 0≅i 4 ≅N 3 -1.
На входы 4, 5 и 6 подаются соответственно управляющие сигналы α, β и γ, принимающие значения 0 или 1. Inputs 4, 5, and 6 are supplied with control signals α, β, and γ, respectively, taking values 0 or 1.
Управление работой вычислительных модулей 7 задается комбинацией управляющих сигналов , которые определяются переменными i1, i2, i3, i4:
Комбинация управляющих сигналов τ=(α, β, γ) подается на входы 3, 4 и 5 в моменты времени
tτ=i1+N3•i2+N3(N1+N2)i3+i4.
Элементы выходного потока данных Y3(i1, i2, i3)=x3(i1, i2+N1, i3+N2, N3-1) при 0≅i1≅N1-1, 0≅i2≅N2-1, 0≅i3≅N3-1 формируются в вычислительном модуле 7i1-м в моменты времени
которые выдаются с соответствующих выходов 8i.The operation control of the computing modules 7 is set by a combination of control signals , which are determined by the variables i 1 , i 2 , i 3 , i 4 :
The combination of control signals τ = (α, β, γ) is fed to inputs 3, 4, and 5 at times
t τ = i 1 + N 3 • i 2 + N 3 (N 1 + N 2 ) i 3 + i 4 .
Elements of the output data stream Y 3 (i 1 , i 2 , i 3 ) = x 3 (i 1 , i 2 + N 1 , i 3 + N 2 , N 3 -1) at 0≅i 1 ≅ N 1 -1 , 0≅i 2 ≅N 2 -1, 0≅i 3 ≅N 3 -1 are formed in the computing module 7i 1st at time instants
which are issued from the respective outputs 8i.
Последний элемент Y3(N1-1, N2-1, N3-1) формируется на (N3(N2+N3)+(N1+N2)+N1-1)-м такте.The last element Y 3 (N 1 -1, N 2 -1, N 3 -1) is formed on the (N 3 (N 2 + N 3 ) + (N 1 + N 2 ) + N 1 -1) -th beat.
Рассмотрим работу устройства для случая N1=3, N2=N3=2 (фиг. 1). Устройство содержит три вычислительных модуля 70, 71 и 72. Весовые коэффициенты подаются соответственно на выходы 20, 21 и 22. Весовые коэффициенты и входные данные x(i2, i3, i4) подаются в соответствующие моменты времени на вход 1, а управляющие сигналы α, β и γ соответственно на входы 3, 4 и 5. Выходные данные Y(i1, i2, i3) формируются на соответствующих выходах 80, 81 и 82. В таблицах 1, 2 и 3 приведены организация подачи входных данных, состояние регистров, формируемые значения на выходе сумматора и выходные данные соответственно в вычислительных модулях 70, 71, 72. ТТТ1 ТТТ2 ТТТ3 ТТТ4 ТТТ5 ТТТ6 ТТТ7 ТТТ8 ТТТ9 ТТТ10 ЫЫЫ1 ЫЫЫ2Consider the operation of the device for the case of N 1 = 3, N 2 = N 3 = 2 (Fig. 1). The device contains three computing modules 7 0 , 7 1 and 7 2 . Weights served respectively at the outputs 2 0 , 2 1 and 2 2 . Weights and the input data x (i 2 , i 3 , i 4 ) are supplied at the corresponding time instants to input 1, and the control signals α, β, and γ, respectively, to inputs 3, 4, and 5. The output data Y (i 1 , i 2 , i 3 ) are formed at the corresponding outputs 8 0 , 8 1 and 8 2 . Tables 1, 2 and 3 show the organization of the input data, the state of the registers, the values formed at the output of the adder and the output data, respectively, in the computational modules 7 0 , 7 1 , 7 2 . TTT1 TTT2 TTT3 TTT4 TTT5 TTT6 TTT7 TTT8 TTT9 TTT10 YYY1 YYY2
