RU2044403C1

RU2044403C1 - Phase synchronization unit

Info

Publication number: RU2044403C1
Application number: RU93034322A
Authority: RU
Inventors: Ю.А. Казанский
Original assignee: Особое конструкторское технологическое бюро "Омега" Новгородского политехнического института
Priority date: 1993-06-01
Filing date: 1993-06-01
Publication date: 1995-09-20

Abstract

FIELD: radio engineering. SUBSTANCE: device has driving oscillator, flip-flops, binary counter, binary decoder, multiplexer, flip-flop, input, starting input, output, decoder outputs, address inputs of multiplexer, starting flip- flop output. EFFECT: increased functional capabilities. 2 dwg

Description

Изобретение относится к вычислительной технике, а именно к устройствам синхронизации, и может быть использовано в системах синхронизации средств автоматики, вычислительной техники и телевидения. The invention relates to computer technology, namely, synchronization devices, and can be used in synchronization systems of automation, computer technology and television.

Известен фазовый синхронизатор, содержащий генератор тактовых импульсов, блок элементов задержки, триггеры, элементы И, элемент ИЛИ, вход запуска, выход синхронизатора [1] который обеспечивает фиксированную величину временного сдвига начала выходной последовательности относительно переднего фронта запускающего импульса. Величина сдвига равна периоду следования выходных импульсов генератора с погрешностью, не превышающей максимальную задержку одного элемента задержки. A known phase synchronizer containing a clock generator, a block of delay elements, triggers, AND elements, an OR element, trigger input, synchronizer output [1] that provides a fixed amount of time shift of the beginning of the output sequence relative to the leading edge of the triggering pulse. The magnitude of the shift is equal to the period of the output pulses of the generator with an error not exceeding the maximum delay of one delay element.

Однако данный синхронизатор выдает выходную последовательность тактовых импульсов только в интервале запускающего импульса. Это связано с тем, что вход запуска соединен с входами сброса в "0" триггеров, которые в отсутствие запускающего импульса удерживаются в нулевом состоянии и запрещают прохождение тактовых импульсов на выход синхронизатора. Вследствие этого при периодической подаче запускающего импульса выходная последовательность тактовых импульсов также периодическим прерывается на интервал времени, в течение которого отсутствует запускающий импульс. Кроме того, использование в качестве блока элементов задержки линий задержки или логических элементов снижает точность работы синхронизатора из-за разброса задержек отдельных элементов задержки. При изменении частоты генератора и неизменных параметрах схемы синхронизатора может нарушаться его работа вследствие невыполнения условия: задержка между сигналами с первого и последнего отводов блока элементов задержки должна быть не менее периода следования импульсов генератора. However, this synchronizer provides an output sequence of clock pulses only in the interval of the triggering pulse. This is due to the fact that the trigger input is connected to the reset inputs of “0” triggers, which, in the absence of a trigger pulse, are kept in the zero state and prohibit the passage of clock pulses to the synchronizer output. As a result of this, when the trigger pulse is periodically supplied, the output sequence of clock pulses is also periodically interrupted for a time interval during which there is no trigger pulse. In addition, the use of delay lines or logic elements as a block of delay elements reduces the accuracy of the synchronizer due to the delay spread of individual delay elements. When the generator frequency changes and the synchronizer circuit parameters are unchanged, its operation may be violated due to non-fulfillment of the condition: the delay between the signals from the first and last taps of the block of delay elements must be at least the generator pulse repetition period.

Цель изобретения обеспечение непрерывности выходной последовательности фазового синхронизатора при периодической подаче запускающего импульса для исключения нарушения работы устройств, подключенных к выходу синхронизатора, а также повышение точности работы. The purpose of the invention is to ensure the continuity of the output sequence of the phase synchronizer during the periodic supply of the triggering pulse to prevent disruption of the devices connected to the output of the synchronizer, as well as to increase the accuracy.

Для этого в фазовый синхронизатор, содержащий задающий генератор, n триггеров, дополнительно введены n-разрядный двоичный счетчик, двоичный дешифратор с n входами, мультиплексор m _→1, где m=2ⁿ, триггер запуска, причем выход задающего генератора соединен с S-входом триггера запуска и входом синхронизации двоичного счетчика, i-й выход которого соединен с i-м входом дешифратора и D-входом i-го триггера, где i=1,2.n, а j-й выход дешифратора соединен с j-м информационным входом мультиплексора (j=1,2.m), выход которого является выходом синхронизатора, i-й адресный вход мультиплексора подключен к прямому выходу i-го триггера, вход запуска синхронизатора подключен к входу синхронизации триггера запуска, D-вход которого соединен с шиной нулевого потенциала синхронизатора, а прямой выход подключен к входам синхронизации триггеров. Введение триггера запуска, вход синхронизации которого является входом запуска синхронизатора, а S-вход соединен с выходом задающего генератора, обеспечивает запуск синхронизатора по фронту запускающего импульса и исключает влияние длительности этого импульса на работу синхронизатора.To this end, an n-bit binary counter, a binary decoder with n inputs, a multiplexer m _ → 1, where m = 2 ⁿ , a trigger, and the output of the master oscillator connected to S- trigger trigger input and binary counter synchronization input, the i-th output of which is connected to the i-th decoder input and the D-input of the i-th trigger, where i = 1,2.n, and the j-th decoder output is connected to the j-th information input of the multiplexer (j = 1,2.m), the output of which is the output of the synchronizer, i-th address the first input of the multiplexer is connected to the direct output of i-th flip-flop, the start input connected to the input synchronizer synchronization start trigger, D-input of which is connected to the bus of the synchronizer zero potential, and a direct output connected to the synchronization inputs of flip-flops. The introduction of a trigger trigger, the synchronization input of which is the trigger input of the synchronizer, and the S-input is connected to the output of the master oscillator, enables the synchronizer to be launched along the front of the trigger pulse and eliminates the influence of the duration of this pulse on the synchronizer operation.

Введение двоичного счетчика, дешифратора и мультиплексора позволяет устранить влияние на формирование выходной последовательности параметров блока элементов задержки и необходимость их подбора. Стабильность выходной последовательности определяется параметрами задающего генератора. Кроме того, при изменении частоты задающего генератора в заявляемом изобретении при неизменной схеме устройства работоспособность устройства сохраняется, так как относительный сдвиг выходных последовательностей определяется частотой задающего генератора и разрядностью счетчика. The introduction of a binary counter, decoder and multiplexer eliminates the influence on the formation of the output sequence of parameters of the block of delay elements and the need for their selection. The stability of the output sequence is determined by the parameters of the master oscillator. In addition, when changing the frequency of the master oscillator in the claimed invention with a constant device circuit, the operability of the device is maintained, since the relative shift of the output sequences is determined by the frequency of the master oscillator and the bit capacity of the counter.

На фиг.1 представлена функциональная схема синхронизатора; на фиг.2 временные диаграммы работы синхронизатора. Figure 1 presents the functional diagram of the synchronizer; figure 2 timing diagrams of the synchronizer.

Синхронизатор содержит задающий генератор 1, триггеры 2.1-2.n, двоичный счетчик 3, двоичный дешифратор 4, мультиплексор 5, триггер 6 запуска, выход 7 синхронизатора, вход 8 запуска синхронизатора, выходы 9 генератора, 10.1-10. n счетчика, выходы 11.1-11.m дешифратора, адресные входы 12.1-12.n мультиплексора, выход 13 триггера запуска. The synchronizer contains a master oscillator 1, triggers 2.1-2.n, binary counter 3, binary decoder 4, multiplexer 5, trigger 6 trigger, output 7 of the synchronizer, input 8 trigger synchronizer, outputs 9 of the generator, 10.1-10. n counter, outputs 11.1-11.m of the decoder, address inputs 12.1-12.n of the multiplexer, output 13 of the trigger trigger.

Синхронизатор работает следующим образом. The synchronizer works as follows.

После подачи на синхронизатор напряжения питания триггеры 2.1-2.n устанавливаются в произвольное состояние и на адресные входы 12.1-12.n мультиплексора поступает двоичный код, соответствующий этому состоянию триггеров и выбирающий один из входов мультиплексора 5. Импульсы с выхода 9 генератора 1 поступают на S-вход триггера 6 запуска и устанавливают его в единичное состояние. Счетчик 3 осуществляет циклический счет импульсов генератора 1. При этом двоичный код с выходов 10.1-10.n счетчика 3 преобразуется дешифратором 4 в сдвинутые относительно друг друга последовательности импульсов на его выходах 11.1-11. m. Одна из этих последовательностей выбирается мультиплексором 5 и передается на выход 7 синхронизатора. Импульсы на выходе 7 синхронизатора имеют период следования, равный Т_вых=Т_зг˙2, а длительность равную t=Т_зг, где Тзг период следования выходных импульсов генератора 1.After applying the supply voltage to the synchronizer, the triggers 2.1-2.n are set to an arbitrary state and the binary inputs corresponding to this state of the triggers and select one of the inputs of the multiplexer 5 are sent to the address inputs 12.1-12.n of the multiplexer. Pulses from the output 9 of the generator 1 are fed to S-input trigger 6 start and set it to a single state. The counter 3 performs a cyclic count of the pulses of the generator 1. In this case, the binary code from the outputs 10.1-10.n of the counter 3 is converted by the decoder 4 into sequences of pulses shifted relative to each other at its outputs 11.1-11. m. One of these sequences is selected by the multiplexer 5 and transmitted to the output 7 of the synchronizer. The pulses at the output of synchroniser 7 have repetition period equal to T _out = T _sr ˙2, a duration equal to t = T _sr where Tzg repetition period of the output pulses of the generator 1.

После прихода фронта запускающего импульса на вход 8 запуска синхронизатора триггер 6 запуска устанавливается в нулевое состояние, подготавливая запись информации в триггеры 2.1-2.n. Импульс с выхода 9, следующий первым за фронтом запускающего импульса, возвращает триггер 6 запуска в единичное состояние. При этом в триггеры 2.1-2.n заносится двоичный код с выходов 10.1-10. n счетчика, соответствующий адресу того информационного входа мультиплексора, импульсная последовательность на котором сдвинута относительно фронта запускающего импульса на величину времени Т_вых с погрешностью, не превышающей Т_зг. Для положения фронта запускающего импульса на входе 8, показанного на фиг.2, нулевое состояние триггера 6 запуска устанавливается в интервале импульса на выходе 11.3 дешифратора 4. Двоичный код, соответствующий этому импульсу, заносится с выходов 10.1-10.n в триггеры по заднему фронту импульса на выходе 13 и поступает на адресные входы 12.1-12.n мультиплексора, разрешая прохождение импульсной последовательности с выхода 11.3 на выход 6 синхронизатора.After the front of the triggering pulse arrives at the trigger input 8 of the synchronizer, the trigger 6 is set to zero, preparing to write information to the triggers 2.1-2.n. The pulse from output 9, the first after the front of the trigger pulse, returns trigger 6 trigger in a single state. In this case, the binary code from the outputs 10.1-10 is entered into the triggers 2.1-2.n. n counter corresponding to the address of the information input of the multiplexer, the pulse sequence on which is shifted relative to the front of the triggering pulse by the amount of time T _o with an error not exceeding T _zg . For the front edge of the trigger pulse at input 8, shown in FIG. 2, the zero state of the trigger 6 is set in the interval of the pulse at the output 11.3 of the decoder 4. The binary code corresponding to this pulse is entered from the outputs 10.1-10.n into the triggers on the trailing edge pulse output 13 and is supplied to the address inputs 12.1-12.n of the multiplexer, allowing the passage of the pulse sequence from output 11.3 to output 6 of the synchronizer.

В качестве задающего генератора 1 импульсов может использоваться генератор с кварцевой стабилизацией частоты, собранный по любой схеме. В качестве триггеров 2.1-2.n и триггера 6 запуска могут использоваться D-триггеры К155ТМ2, К531ТМ, К555ТМ2, К1533ТМ2, двоичного счетчика 3 счетчики К1555ИЕ10, К1555ИЕ18, К1533ИЕ10, К1533ИЕ18, дешифратора 4 К555ИД7, КА1533ИД3, мультиплексора 5 К155КП1, К555КП5, К1533КП7. As the driving pulse generator 1, a oscillator with quartz frequency stabilization, assembled according to any scheme, can be used. As triggers 2.1-2.n and trigger 6 start can be used D-flip-flops K155TM2, K531TM, K555TM2, K1533TM2, binary counter 3 counters K1555IE10, K1555IE18, K1533IE10, K1533IE18, KPC5P5155, K555K5P5, K155I5, K555P5, K555P5, K155 decoder 4 .

Claims

A PHASE SYNCHRONIZER containing a master oscillator, n flip-flops, an n-bit binary counter, a binary decoder with n inputs, a multiplexer m _ → 1, where m 2 ⁿ , trigger trigger, and the output of the master oscillator connected to the trigger trigger S input and input synchronization of the binary counter, the i-th output of which is connected to the i-th input of the decoder and the D-input of the i-th trigger, where i 1, 2, n, and the j-th output of the decoder is connected to the j-th information input of the multiplexer (j 1 , 2, m), the output of which is the output of the synchronizer, the ith address input mu the lithotlexer is connected to the direct output of the ith trigger, the trigger input of the synchronizer is connected to the trigger input of the trigger trigger, the D-input of which is connected to the zero potential bus of the synchronizer, and the direct output is connected to the trigger synchronization inputs.