RU2043652C1 - Device for interface between computer and communication channel - Google Patents

Device for interface between computer and communication channel Download PDF

Info

Publication number
RU2043652C1
RU2043652C1 SU5037607A RU2043652C1 RU 2043652 C1 RU2043652 C1 RU 2043652C1 SU 5037607 A SU5037607 A SU 5037607A RU 2043652 C1 RU2043652 C1 RU 2043652C1
Authority
RU
Russia
Prior art keywords
unit
input
output
inputs
outputs
Prior art date
Application number
Other languages
Russian (ru)
Inventor
М.Н. Аронштам
Ю.С. Ицкович
Original Assignee
Центральный научно-исследовательский институт "Гранит"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Центральный научно-исследовательский институт "Гранит" filed Critical Центральный научно-исследовательский институт "Гранит"
Priority to SU5037607 priority Critical patent/RU2043652C1/en
Application granted granted Critical
Publication of RU2043652C1 publication Critical patent/RU2043652C1/en

Links

Images

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

FIELD: computer engineering. SUBSTANCE: transmitting part of device has flip-flop, master oscillator, pulse distributor, interface unit, transmitting unit and unit for generation of interrupt pulses. Receiving part of device has pulse generator, clock synchronization unit, interface unit, receiving unit, master oscillator, unit for generation of interrupt signals, control unit, memory unit, signal selector. Device provides possibility to analyze rate of pulse edges in signal which is read from output radio receiver of communication channel. Transmitted message is separated by constant level signals which duration exceeds possible maximal duration of constant level signal in noise sequence of random signals having equal probability. The latter duration is longer than maximal duration of constant level signal in message encoded by correlation code. EFFECT: increased stability to noise, simplified hardware. 13 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения электронно-вычислительной машины (ЭВМ) и аппаратуры передачи данных (АПД), и может быть использовано в системе радиотелеуправления для организации обмена информацией управляющей вычислительной системы с каналом связи. The invention relates to computer technology, in particular to devices for interfacing electronic computers and data transmission equipment (ADF), and can be used in a radio remote control system for organizing the exchange of information of a control computing system with a communication channel.

Известное устройство для сопряжения ЭВМ и АПД содержит блок передачи, блок приема, блок управления, блок синхронизации, блок интерфейса и блок формирования сигнала прерывания [1]
В известном устройстве прием данных из канала связи может осуществляться в двух вариантах в режиме прямого доступа или в режиме прерывания, что обеспечивает сокращение аппаратурных затрат. Однако известное устройство не обеспечивает возможности его использования на приемной стороне радиоканала, так как оно не содержит средств для достоверного определения начала передаваемого сообщения, так как при перерыве цифрового сигнала в радиоканале на вход устройства сопряжения поступает шум, уровень которого соизмерим с уровнем цифрового сигнала, что объясняется наличием автоматической регулировки усиления в приемном устройстве радиоканала.A known device for interfacing a computer and the ADF contains a transmission unit, a reception unit, a control unit, a synchronization unit, an interface unit and an interrupt signal generating unit [1]
In the known device, the reception of data from the communication channel can be carried out in two versions in the direct access mode or in the interrupt mode, which reduces hardware costs. However, the known device does not provide the possibility of its use on the receiving side of the radio channel, since it does not contain means for reliably determining the beginning of the transmitted message, since when a digital signal is interrupted in the radio channel, noise arrives at the input of the interface device, the level of which is comparable with the level of the digital signal, which due to the presence of automatic gain control in the receiver of the radio channel.

Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту является устройство для сопряжения ЭВМ с каналом связи в составе системы для передачи и приема дискретной информации, которое содержит на передающей стороне задающий генератор, распределитель импульсов и блок вывода информации, а на приемной стороне устройство содержит формирователь, блок оперативной памяти, блок цикловой синхронизации, блок подцикловой синхронизации, блок задания синхропоследовательности, блок управления и блок тактовой синхронизации [2]
В известном устройстве для осуществления цикловой синхронизации на приемной стороне радиоканала используется избыточность в передаваемых сообщениях, определяемая наличием дублирования сообщений, а также тем, что каждый элемент основного кода дополнительно кодируется корреляционным кодом. Передаваемое сообщение содержит две порции информации: основную и дублирующую, причем дублирующая отличается от основной тем, что на нее наложена синхропоследовательность путем поразрядного сложения с основной по модулю 2. При этом основной код передаваемого сообщения кодируется корреляционным кодом
1 _→ 10,
0 _→ 01.The closest to the proposed technical essence and the achieved effect is a device for interfacing a computer with a communication channel as part of a system for transmitting and receiving discrete information, which contains on the transmitting side a master oscillator, a pulse distributor and an information output unit, and on the receiving side the device contains a driver , a RAM block, a cyclic synchronization block, a sub-cycle synchronization block, a sync sequence setting block, a control block and a clock synchronization block [ 2]
In the known device for the implementation of cyclic synchronization on the receiving side of the radio channel, the redundancy in the transmitted messages is determined by the presence of duplication of messages, as well as the fact that each element of the main code is additionally encoded with a correlation code. The transmitted message contains two pieces of information: the main and the duplicate, and the duplicating one differs from the main one in that a synchronization sequence is superimposed on it by bitwise addition with the main module 2. In this case, the main code of the transmitted message is encoded with a correlation code
1 _ → 10,
0 _ → 01.

Сигнал передается в канал связи в очередном цикле связи по одному разряду в каждом такте. Циклы связи имеют строго определенную длину во времени, измеряемую целым количеством тактов, и следуют друг за другом без перерыва. На приемной стороне сигнал из канала связи, представляющий собой смесь полезного сигнала и помех, накапливается в накопителе емкостью 4n разрядов, где n разрядность основной информации. The signal is transmitted to the communication channel in the next communication cycle, one bit in each cycle. Communication cycles have a strictly defined length in time, measured by a whole number of clock cycles, and follow each other without interruption. At the receiving side, the signal from the communication channel, which is a mixture of the useful signal and interference, is accumulated in a 4n-bit storage device, where n is the bit depth of the main information.

В каждом такте в накопитель заносится очередной элемент сигнала, принятый из канала связи, и исключается самый "старый" элемент, принятый 4n тактов назад. In each cycle, the next signal element received from the communication channel is entered into the drive, and the oldest element taken 4n cycles ago is excluded.

Одновременно в каждом также предпринимается попытка внявления сигнала синхропоследовательности из содержащегося в накопителе сигнала. С этой целью сигнал разбивается на 2n групп по 2 разряда и производится декодирование корреляционного кода с целью выявления элементов основного кода сообщения, искаженного помехами. Полученный при этом сигнал разделяется на две половины, после чего определяются элементы выявленной синхропоследовательности, по степени совпадения которой с эталонной синхропоследовательностью принимается решение о наличии (подтверждении) или сбое синхронизма. При использовании таких алгоритмов в коротковолновых каналах связи вследствие многолучевости распространения радиоволн возможны вставки и выпадения отдельных символов внутреннего кода, при этом происходит сдвиг передаваемых сообщений на не целое число элементов основного кода относительно установившегося в процессе работы циклового интервала. При использовании для синхронизации избыточности передаваемых сообщений элементы синхросигнала совпадают по размерности с элементами основного кода и поэтому синхросигнал сдвигается также на дробное число элементов. Это приводит к увеличению вероятности поддержания ложного синхронизма. В связи с этим для подтверждения синхронизма необходимо кроме обнаружения синхросигнала выполнить дополнителльное условие, состоящее в подтверждении приема целого числа элементов основного кода. Определение границ элементов основного кода осуществляется с помощью подцикловой синхронизации, для осуществления которой используется явление резкого увеличения формирования ошибочных комбинаций внутреннего кода при сдвиге его кодовых комбинаций на один или другое количество разрядов, отличное от числа разрядов в кодовой комбинации. При этом попытка обнаружения синхросигнала делается только в случаях, когда принято целое число элементов основного кода. At the same time, each also makes an attempt to hear the sync sequence signal from the signal contained in the drive. For this purpose, the signal is divided into 2n groups of 2 bits and the correlation code is decoded to identify elements of the main message code distorted by interference. The signal obtained with this is divided into two halves, after which the elements of the identified sync sequence are determined, by the degree of coincidence of which with the reference sync sequence, a decision is made about the presence (confirmation) or failure of synchronism. When using such algorithms in short-wave communication channels, due to the multipath propagation of radio waves, it is possible to insert and drop out individual symbols of the internal code, while the transmitted messages are shifted by an integer number of elements of the main code relative to the cycle interval established during operation. When used to synchronize the redundancy of transmitted messages, the elements of the clock signal coincide in dimension with the elements of the main code, and therefore the clock signal is also shifted by a fractional number of elements. This leads to an increase in the likelihood of maintaining false synchronism. In this regard, in order to confirm synchronism, it is necessary, in addition to detecting the clock signal, to fulfill an additional condition, which consists in confirming the receipt of an integer number of elements of the main code. The determination of the boundaries of the elements of the main code is carried out using sub-cycle synchronization, for the implementation of which the phenomenon of a sharp increase in the formation of erroneous combinations of the internal code is used when shifting its code combinations by one or another number of bits, different from the number of bits in the code combination. Moreover, an attempt to detect a clock signal is made only in cases where an integer number of elements of the main code is received.

Реализованная в устройстве двухступенчатая (подцилковая, цикловая) синхронизация по циклам работы обеспечивает высокую достоверность приема сообщений в условиях интенсивных помех в канале связи, а наложение синхропоследовательности на вторую половину сообщения исключает затраты дополнительного времени на синхронизацию. Однако при пакетировании ошибок, что может иметь место при воздействии длительной помехи, становится затруднительным правильное выявление синхропоследовательности. The two-stage (sub-cyclic, cyclic) synchronization implemented in the operation cycles ensures high reliability of receiving messages under conditions of intense interference in the communication channel, and the imposition of the synchronization sequence in the second half of the message eliminates the need for additional time for synchronization. However, when packaging errors, which may occur when exposed to prolonged interference, it becomes difficult to correctly identify the sync sequence.

Недостатком устройства является его сложность, а также снижение помехоустойчивости при возрастании средней длины пакета ошибок. The disadvantage of this device is its complexity, as well as a decrease in noise immunity with increasing average length of the error packet.

Сущность изобретения состоит в том, что анализируется частота появления фронтов в сигнале, снимаемом с выхода радиоприемного устройства канала связи, а передаваемое сообщение отделяется с двух сторон сигналами постоянного уровня, длительность которых превышает наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности равновероятных символов, которая, в свою очередь, превышает максимальную длительность сигнала постоянного уровня в сообщении, закодированном корреляционным кодом, что достигается тем, что в устройство для сопряжения ЭВМ с каналом связи, содержащее на передающей стороне задающий генератор, распределитель импульсов, блок передачи, блок интерфейса и блок формирования сигналов прерывания, соединенные соответствующими связями, на приемной стороне формирователь импульсов, блок оперативной памяти, задающий генератор, блок тактовой синхронизации, блок управления, блок приема, блок интерфейса и блок формирования сигналов прерывания, соединенные соответствующими связями, введены на передающей стороне триггер и коммутатор с соответствующими связями, на приемной стороне селектор сигнала с соответствующими связями. The essence of the invention lies in the fact that the frequency of the appearance of fronts in the signal taken from the output of the radio receiver of the communication channel is analyzed, and the transmitted message is separated on both sides by constant level signals, the duration of which exceeds the most probable maximum duration of the constant level signal in a noise sequence of equally probable symbols, which , in turn, exceeds the maximum duration of a constant level signal in a message encoded by a correlation code, which reaches It is that in a device for interfacing a computer with a communication channel, comprising on the transmitting side a master oscillator, a pulse distributor, a transmission unit, an interface unit and an interrupt signal generating unit connected by appropriate connections, on the receiving side a pulse shaper, a random access memory unit, , a clock synchronization unit, a control unit, a reception unit, an interface unit, and an interrupt signal generating unit connected by corresponding links are introduced on the transmitting side by a trigger and a mutator with corresponding links; on the receiving side, a signal selector with corresponding links.

На фиг.1 представлена структурная схема устройства для сопряжения ЭВМ с каналом связи. Figure 1 presents the structural diagram of a device for interfacing a computer with a communication channel.

Устройство содержит на передающей стороне 1: 3 задающий генератор, 4 распределитель импульсов, 5 блок интерфейса, 6 канал связи, 7 коммутатор "2 ->> 1", 8 триггер, 9 блок передачи, 10 блок формирования сигналов прерывания, 11 шина адреса/данных, 12 шина управления. The device contains on the transmitting side 1: 3 a master oscillator, 4 pulse distributor, 5 interface unit, 6 communication channel, 7 "2 - >> 1" switch, 8 trigger, 9 transmission unit, 10 interrupt signal generation unit, 11 address bus / data, 12 control bus.

На приемной стороне 2 устройство содержит: 13 формирователь импульсов, 14 блок тактовой синхронизации, 15 блок интерфейса, 16 блок приема, 17 задающий генератор, 18 блок формирования сигналов прерывания, 19 блок управления, 20 селектор сигнала, 21 канал связи, 22 блок оперативной памяти, 23 шина адреса/данных, 24 шина управления. On the receiving side 2, the device contains: 13 pulse shaper, 14 clock synchronization block, 15 interface block, 16 receiving block, 17 master oscillator, 18 interrupt signal generating block, 19 control block, 20 signal selector, 21 communication channel, 22 random access memory block , 23 address / data bus, 24 control bus.

На передающей стороне 1 первая группа входов/выходов блока 5 интерфейса является группой входов/выходов устройства для подключения к шине 11 адреса/данных. Вторая группа входов/выходов блока 5 интерфейса соединена с входами/выходами адреса/данных блока 9 передачи и блока 10 формирования сигналов прерывания. Третья группа входов/выходов блока 5 интерфейса является группой входов/выходов устройства для подключения к шине 12 управления. On the transmitting side 1, the first group of inputs / outputs of the interface unit 5 is a group of inputs / outputs of the device for connecting to the address / data bus 11. The second group of inputs / outputs of the interface unit 5 is connected to the inputs / outputs of the address / data of the transmission unit 9 and the interrupt signal generation unit 10. The third group of inputs / outputs of the interface unit 5 is a group of inputs / outputs of the device for connecting to the control bus 12.

Первый выход распределителя 4 импульсов соединен с входом разрешения последовательного канала и входом синхронизации обмена блока 9 передачи. Тактовый выход задающего генератора 3 соединен с входом синхронизации последовательного канала блока 9 передачи и с тактовым входом распределителя 4 импульсов. Выходы задающего генератора 3 соединены соответственно с синхровходами распределителя 4 импульсов. Вход сброса устройства соединен с входами сброса задающего генератора 3, распределителя импульсов 4, блока 9 передачи и блока 10 формирования сигналов прерывания. Выходы синхронизации, записи и чтения группы выходов блока 5 интерфейса соединены с одноименными входами блока 9 передачи и блока 10 формирования сигналов прерывания. Первый и второй выходы выбора группы выходов блока 5 интерфейса соединены с входами разрешения блока 9 передачи и блока 10 формирования сигналов прерывания соответственно. The first output of the distributor 4 pulses is connected to the input of the resolution of the serial channel and the synchronization input of the exchange unit 9 transmission. The clock output of the master oscillator 3 is connected to the synchronization input of the serial channel of the transmission unit 9 and to the clock input of the pulse distributor 4. The outputs of the master oscillator 3 are connected respectively to the sync inputs of the pulse distributor 4. The reset input of the device is connected to the reset inputs of the master oscillator 3, the pulse distributor 4, the transmission unit 9 and the interrupt signal generation unit 10. The outputs of synchronization, recording and reading of the group of outputs of the interface unit 5 are connected to the inputs of the same name of the transmission unit 9 and the block 10 for generating interrupt signals. The first and second outputs of the selection of the group of outputs of the interface unit 5 are connected to the resolution inputs of the transmission unit 9 and the block 10 for generating interrupt signals, respectively.

Информационный вход блока 10 формирования сигналов прерывания соединен с выходом окончания обмена блока 9 передачи, с управляющим входом распределителя 4 импульсов. Выход последовательного канала блока 9 передачи соединен с первым входом коммутатора 7. Выход старшего разряда периферийной шины блока 9 передачи соединен с Д-входом триггера 8, инверсный выход которого соединен с вторым входом коммутатора 7. Второй выход распределителя 4 импульсов соединен с управляющим входом коммутатора 7. The information input of the block 10 generating the interrupt signals is connected to the output of the end of the exchange of the transmission unit 9, with the control input of the pulse distributor 4. The serial channel output of the transmission unit 9 is connected to the first input of the switch 7. The output of the highest bit of the peripheral bus of the transmission unit 9 is connected to the D-input of the trigger 8, the inverse output of which is connected to the second input of the switch 7. The second output of the pulse distributor 4 is connected to the control input of the switch 7 .

Третий выход распределителя 4 импульсов является управляющим выходом устройства для переключения радиостанции канала связи в режим передачи. The third output of the 4 pulse distributor is the control output of the device for switching the communication channel radio station to transmission mode.

Синхровход триггера 8 соединен с четвертым выходом распределителя 4 импульсов. Выход коммутатора 7 соединен с выходом устройства для подключения к манипуляционному входу передатчка канала связи. Выходы "Ответ" блока 9 передачи и блока 10 формирования сигнала прерывания соединены с одноименным входом блока 5 интерфейса. Вход стробирования СВ1 периферийной шины В1 блока 10 формирования сигналов прерывания соединен с "0" питания устройства. Выход запроса прерывания блока 10 формирования сигналов прерывания является выходом устройства для подключения к одноименному входу ЭВМ. Второй выход задающего генератора 3 соединен с входами тактового питания блока 9 передачи и блока 10 формирования сигналов прерывания. Вход разрешения прерывания и выход разрешения прерывания блока 10 формирования сигналов прерывания являются входом и выходом устройства. Первый и второй входы распределителя 4 импульсов являются управляющими входами устройства. На приемной стороне 2 первая группа входов/выходов блока 15 интерфейса является группой входов/выходов устройства для подключения к шине 23 адреса/данных. Вторая группа входов/выходов блока 15 интерфейса соединена с входами-выходами адреса/данных блока 16 приема и блока 18 формирования сигналов прерывания. Третья группа входов/выходов блока 15 интерфейса является группой входов/выходов устройства для подключения к шине 24 управления. Первый выход блока 19 управления соединен с входом разрешения последовательного канала и входом синхронизации обмена блока 16 приема. Вход сброса устройства соединен с входами сброса блока 14 тактовой синхронизации, блока 16 приема, задающего генератора 17, блока 18 формирования сигналов прерывания, блока 19 управления и селектора 20 сигнала. The trigger sync input 8 is connected to the fourth output of the pulse distributor 4. The output of the switch 7 is connected to the output of the device for connecting to the manipulation input of the transmitter of the communication channel. The outputs "Response" of the transmission unit 9 and the interrupt signal generation unit 10 are connected to the input of the interface unit 5 of the same name. The gate input CB1 of the peripheral bus B1 of the interrupt signal generating unit 10 is connected to a device power “0”. The interrupt request output of the interrupt signal generation unit 10 is the output of the device for connecting to the computer input of the same name. The second output of the master oscillator 3 is connected to the clock inputs of the transmission unit 9 and the block 10 for generating interrupt signals. The interrupt enable input and the interrupt enable output of the interrupt generation unit 10 are the input and output of the device. The first and second inputs of the 4 pulse distributor are the control inputs of the device. On the receiving side 2, the first group of inputs / outputs of the interface unit 15 is a group of inputs / outputs of the device for connecting to the address / data bus 23. The second group of inputs / outputs of the interface unit 15 is connected to the inputs / outputs of the address / data of the receiving unit 16 and the interrupt signal generating unit 18. The third group of inputs / outputs of the interface unit 15 is a group of inputs / outputs of the device for connecting to the control bus 24. The first output of the control unit 19 is connected to the input of the resolution of the serial channel and the synchronization input of the exchange unit 16 of the reception. The reset input of the device is connected to the reset inputs of the clock synchronization unit 14, the reception unit 16, the master oscillator 17, the interrupt signal generating unit 18, the control unit 19, and the signal selector 20.

Выходы синхронизации, записи и чтения группы выходов блока 15 интерфейса соединены с одноименными входами блока 16 приема и блока 18 формирования сигналов прерывания. Первый и второй выходы группы выходов блока 15 интерфейса соединены с входами разрешения блока 16 приема и блока 18 формирования сигналов прерывания соответственно. The outputs of the synchronization, recording and reading of the group of outputs of the block 15 of the interface are connected with the same inputs of the block 16 of the reception and block 18 of the formation of interrupt signals. The first and second outputs of the group of outputs of the interface unit 15 are connected to the resolution inputs of the receiving unit 16 and the interrupt signal generating unit 18, respectively.

Второй выход блока 19 управления соединен с входом синхронизации последовательного канала блока 16 приема. The second output of the control unit 19 is connected to the synchronization input of the serial channel of the reception unit 16.

Первый выход блока 14 тактовой синхронизации соединен с тактовым входом блока 19 управления, с первым входом селектора 20 сигнала и первым входом формирователя 13. Второй выход блока 14 тактовой синхронизации соединен с вторым входом формирователя 13, выход которого соединен с информационным входом блока 22 оперативной памяти и с информационным входом селектора 20 сигнала. Третий выход блока 14 тактовой синхронизации соединен с третьим входом формирователя 13 и с синхровходом блока 19 управления. Первый, второй и третий управляющие входы блока 19 управления соединены с первым, вторым и третьим управляющим выходами селектора 20 сигнала соответственно. Выходы задающего генератора 17 соединены с соответствующими синхровходами блока 19 управления, формирователя 13, селектора 20 сигнала и блока 14 тактовой синхронизации. Третий выход блока 19 управления соединен с третьим входом селектора 20 сигнала. The first output of the clock synchronization unit 14 is connected to the clock input of the control unit 19, with the first input of the signal selector 20 and the first input of the driver 13. The second output of the clock synchronization unit 14 is connected to the second input of the driver 13, the output of which is connected to the information input of the main memory 22 with the information input of the signal selector 20. The third output of the clock synchronization unit 14 is connected to the third input of the driver 13 and to the sync input of the control unit 19. The first, second and third control inputs of the control unit 19 are connected to the first, second and third control outputs of the signal selector 20, respectively. The outputs of the master oscillator 17 are connected to the corresponding sync inputs of the control unit 19, the driver 13, the signal selector 20 and the clock synchronization unit 14. The third output of the control unit 19 is connected to the third input of the signal selector 20.

Вход стробирования СВ1 периферийной шины В1 блока 18 формирования сигналов прерывания соединен с "0" питания устройства. The gating input CB1 of the peripheral bus B1 of the interrupt signal generating unit 18 is connected to the device power supply “0”.

Выход окончания обмена блока 16 приема соединен с информационным входом блока 18 формирования сигналов прерывания. Выходы ответа блока 16 приема и блока 18 формирования сигналов прерывания соединены с одноименным входом блока 15 интерфейса. Выход канала связи соединен с информационными входами формирователя 13 импульсов и блока 14 тактовой синхронизации. Выход запроса прерывания блока 18 формирования сигнала прерывания является выходом устройства для подключения к одноименному входу ЭВМ. The output of the end of the exchange of the receiving unit 16 is connected to the information input of the interrupt signal generating unit 18. The response outputs of the receiving unit 16 and the interrupt signal generating unit 18 are connected to the input of the interface unit 15 of the same name. The output of the communication channel is connected to the information inputs of the pulse shaper 13 and the clock synchronization unit 14. The interrupt request output of the interrupt signal generating unit 18 is the output of the device for connecting to the computer input of the same name.

Адресный вход и вход строба выборки блока 22 оперативной памяти соединены соответственно с адресным выходом и четвертым выходом блока 19 управления. Вход записи/считывания блока 22 оперативной памяти соединен с третьим управляющим выходом селектора 20 сигнала. The address input and the input of the sampling gate of the random access memory block 22 are connected respectively to the address output and the fourth output of the control unit 19. The write / read input of the RAM block 22 is connected to the third control output of the signal selector 20.

Третий выход задающего генератора 17 соединен с входами тактового питания блока 16 приема и блока 18 формирования сигналов прерывания. Вход разрешения прерывания и выход разрешения прерывания блока 18 формирования сигналов прерывания являются входом и выходом устройства. The third output of the master oscillator 17 is connected to the clock inputs of the receiving unit 16 and the block 18 for generating interrupt signals. The interrupt enable input and the interrupt enable output of the interrupt signal generating unit 18 are the input and output of the device.

Временная диаграмма, иллюстрирующая работу распределителя 4 импульсов, приведена на фиг.2, где приняты следующие обозначения: 25 сигнал на третьем выходе; 26 сигнал на первом выходе; 27 стробирующий сигнал на выходе триггера 483; 28 сигнал на четвертом выходе; 29 сигнал управления коммутатором 7 на втором выходе; 30 цикловые импульсы на выходе D-триггера 51; 31 сигнал на выходе триггера 56; 32 сигнал на выходе D-триггера 50.A timing diagram illustrating the operation of the pulse distributor 4 is shown in figure 2, where the following notation is accepted: 25 signal at the third output; 26 signal at the first output; 27 gating signal at the output of the trigger 48 3 ; 28 signal at the fourth output; 29 control signal switch 7 at the second output; 30 cyclic pulses at the output of the D-trigger 51; 31 signal at the output of the trigger 56; 32 signal at the output of the D-flip-flop 50.

Структурная схема задающего генератора 3 приведена на фиг.3; где приняты следующие обозначения: 33 генератор импульсов, 34 распределитель импульсов, 351-358 элементы НЕ, 36 счетчик, 37, 38 элементы И, 39 элемент ИЛИ, 40 счетчик, 41 шина ввода числа, 42 дешифратор нулевого кода, 43 D-триггер, 44 шина "0" питания устройства, 45 элемент ИЛИ.The structural diagram of the master oscillator 3 is shown in figure 3; where the following designations are accepted: 33 pulse generator, 34 pulse distributor, 35 1 -35 8 elements NOT, 36 counter, 37, 38 elements AND, 39 element OR, 40 counter, 41 number input bus, 42 zero code decoder, 43 D- trigger, 44 bus "0" device power, 45 element OR.

Делитель частоты (поз. 40.45) предназначен для формирования импульсов с частотой выходного последовательного кода. Распределитель 34 импульсов предназначен для преобразования последовательности импульсов, поступающей на его вход, в распределенные по отдельным шинам тактированные сигналы, номера выходов распределителя 34 импульсов соответствуют номерам тактированных сигналов (фаз распределителя) (поз. 179.186, фиг.13). Распределитель импульсов построен на 8-разрядном сдвигателе на D-триггерах, замыкаемом в кольцо. На выходах сдвигателя образуются 8 перекрывающихся тактовых последовательностей, у которых интервал перекрытия равен полупериоду входной частоты. Длительность тактированного сигнала равна периоду входной частоты (0,4 мкс), период следования 1,6 мкс. The frequency divider (pos. 40.45) is designed to generate pulses with the frequency of the output serial code. The pulse distributor 34 is designed to convert the sequence of pulses arriving at its input into clock signals distributed over individual buses, the output numbers of the pulse distributor 34 correspond to the numbers of the clocked signals (phases of the distributor) (pos. 179.186, Fig. 13). The pulse distributor is built on an 8-bit shifter on D-flip-flops, locked in a ring. At the outputs of the shifter, 8 overlapping clock sequences are formed in which the overlap interval is equal to the half-cycle of the input frequency. The duration of the clocked signal is equal to the input frequency period (0.4 μs), the repetition period of 1.6 μs.

Структурная схема распределителя 4 импульсов приведена на фиг.4, где приняты следующие обозначения: 46 счетчик, 47 дешифратор, 481.485 триггеры, 49 элемент ИЛИ, 50 D-триггер, 51 D-триггер, 52.55 элементы ИЛИ, 56 триггер, 57 элемент ИЛИ, 581.583 элементы И, 59 элемент НЕ.The structural diagram of the 4-pulse distributor is shown in Fig. 4, where the following notation is adopted: 46 counter, 47 decoder, 48 1 .48 5 triggers, 49 OR element, 50 D-trigger, 51 D-trigger, 52.55 OR elements, 56 trigger, 57 element OR, 58 1 .58 3 elements AND, 59 element NOT.

Распределитель 4 импульсов совместно с задающим генератором 3 обеспечивает реализацию циклограммы работы устройства сопряжения в последовательном канале, а также циклограмму обмена устройства сопряжения с ЭВМ. The pulse distributor 4 together with the master oscillator 3 provides the implementation of the cyclogram of the operation of the interface device in the serial channel, as well as the sequence diagram of the exchange of the interface device with the computer.

Блок 5(15) интерфейса обеспечивает связь устройства с процессором ЭВМ, имеющим магистральный параллельный интерфейс (МПИ). Unit 5 (15) of the interface provides the device with a computer processor having a parallel main interface (MPI).

Структурная схема блока 5, 15 интерфейса представлена на фиг.5, где приняты следующие обозначения: 60 элемент НЕ, 61 магистральные двунаправленные буферы (533АП6), 62 элемент НЕ, 631.635 магистральные однонаправленные буферы, 64 шина питания, 65 резистор, 66 элемент И, 67 шина адреса устройства, 68 адресный селектор (559ВТ1), 69 блок сравнения (533СП1).The block diagram of the interface unit 5, 15 is shown in FIG. 5, where the following notation is adopted: 60 element HE, 61 trunk bi-directional buffers (533AP6), 62 element HE, 63 1 .63 5 trunk unidirectional buffers, 64 power bus, 65 resistor, 66 AND element, 67 device address bus, 68 address selector (559BT1), 69 comparison unit (533SP1).

Блок интерфейса анализирует поступивший в устройство сопряжения адрес и определяет его принадлежность массиву адресов устройства. The interface unit analyzes the address received in the interface device and determines its belonging to the device address array.

Коммутатор 7 "2->>1" предназначен для передачи в линию одного из сигналов, поступающих по двум каналам на информационные первый и второй входы коммутатора 7. Он выполнен в виде комбинационной схемы на основе элементов И-ИЛИ-НЕ. Выбор входной информации осуществляется в соответствии со значением одноразрядного адресного кода, поступающего на третий (адресный) вход коммутатора 7. Когда на третий вход коммутатора 7 поступает сигнал высокого уровня, то на выход коммутатора 7 передается информация со второго входа коммутатора 7, при этом блокируется прохождение информации с первого входа на выход коммутатора. При наличии на третьем (адресном) входе коммутатора 7 сигнала низкого уровня на выход коммутатора 7 передается информация, поступающая на его первый вход. Блоки передачи 9, приема 16 и 10 (18) формирования сигналов прерывания могут быть выполнены на интегральной микросхеме М1809ВВ1 (фиг. 6). Соответствие обозначений входов и выходов микросхемы М1809ВВ1 их функциональному назначению приведено в таблице. Switch 7 "2 - >> 1" is designed to transmit in line one of the signals arriving on two channels to the informational first and second inputs of switch 7. It is made in the form of a combinational circuit based on AND-OR-NOT elements. The selection of input information is carried out in accordance with the value of a single-bit address code supplied to the third (address) input of the switch 7. When a high level signal is received at the third input of the switch 7, information from the second input of the switch 7 is transmitted to the output of the switch 7, while the passage is blocked information from the first input to the output of the switch. If there is a low level signal at the third (address) input of the switch 7, the information transmitted to its first input is transmitted to the output of the switch 7. Transmission blocks 9, reception 16 and 10 (18) of generating interrupt signals can be performed on the integrated circuit M1809BB1 (Fig. 6). The correspondence of the designations of the inputs and outputs of the M1809BB1 chip to their functional purpose is given in the table.

Режим работы блоков 9, 16, 10, 18 задается программно посредством записи от процессора ЭВМ через шину 11 (23) адреса/данных кода настройки в регистры программного управления этих блоков. The operating mode of blocks 9, 16, 10, 18 is set programmatically by writing from the computer processor via bus 11 (23) the address / data of the setup code to the program control registers of these blocks.

Блок 9 передачи программируется на вывод информации в канал связи. Периферийная шина В2 выходная и придана регистру сдвига блока 9 передачи. The transmission unit 9 is programmed to output information to the communication channel. The peripheral bus B2 is output and is attached to the shift register of the transmission unit 9.

Блок 16 приема программируется на ввод информации из канала связи. The receiving unit 16 is programmed to input information from a communication channel.

Блок 10 (18) формирования сигналов прерывания программируется на прием сигналов прерывания, поступающих на входы периферийной шины В1 блока 10 (18), их обработку и выполнение всех необходимых по интерфейсу процессора ЭВМ процедур прерывания. Block 10 (18) for generating interrupt signals is programmed to receive interrupt signals received at the inputs of the peripheral bus B1 of block 10 (18), process them, and perform all interrupt procedures necessary for the computer processor interface.

Периферийная шина В1 входная и придана регистру прерываний. Для буферизации преобразуемых байтов параллельного кода используются буферные регистры блоков 16 приема и 9 передачи. Запись информации в буферный регистр блока 9 передачи или чтение информации из буферного регистра блока 16 приема выполняется по сигналу запроса прерывания, формируемому на одноименном выходе блока 10 (18) формирования сигналов прерывания при поступлении сигналов "Окончание обмена между регистрами" в регистр прерывания блока 10 (18) с информационных входов периферийной шины В1 этого блока, которая постоянно открыта для записи в регистр прерывания активным сигналом (низкого уровня) на входе СВ1 стробирования этой шины. Обмен информацией между шиной 11(23) адреса/данных и адресуемыми регистрами блоков 9 передачи, 16 приема и 10 (18) формирования сигналов прерывания выполняется по сигналам, вырабатываемым блоком 5 (15) интерфейса при поступлении на входы устройства сигналов с шин 11, 12(23, 24) адреса (данных) и управления магистрали ЭВМ. The peripheral bus B1 is input and is assigned to the interrupt register. To buffer the converted bytes of the parallel code, the buffer registers of the receiving and transmitting units 16 are used. Writing information to the buffer register of transmission unit 9 or reading information from the buffer register of reception unit 16 is performed according to the interrupt request signal generated at the same output of the interrupt signal generation unit 10 (18) when the signals “End of exchange between registers” are received in the interrupt register of block 10 ( 18) from the information inputs of the peripheral bus B1 of this block, which is constantly open for writing to the interrupt register by an active signal (low level) at the gate input CB1 of the gating of this bus. The exchange of information between the address / data bus 11 (23) and the addressable registers of the transmission units 9, 16 of reception and 10 (18) of generating interrupt signals is performed according to the signals generated by the interface unit 5 (15) when signals from the buses 11, 12 are received at the device inputs (23, 24) addresses (data) and control of the main computer.

В начале каждого цикла обмена на МПИ на шину 11 (23) адреса/данных устройства поступает код адреса регистра, затем данные. В каждом цикле обмена блок 5 (15) интерфейса считывает код адреса с шины 11(23) адреса/данных. Если поступивший адрес (разряды AD09.AD12) совпадает с кодом адреса устройства, установленным на шине 67 блока 5 (15) интерфейса, то единичный сигнал с выхода блока 69 сравнения записывается в адресный селектор 68, анализирующий записанные по сигналу "Обмен" значения разрядов AD07, AD08 адреса, определяющих адресное обращение к одному из блоков 9, 10, (16, 18) устройства. При этом на соответствующем выходе блока 5 (15) интерфейса появляется сигнал, означающий выбор данного блока для участия в выполнении операций записи и чтения. Обмен информацией между регистром сдвига и буферным регистром в блоках 9 передачи и 16 приема осуществляется по сдвигу байта путем отсчета числа сдвигов трехразрядным счетчиком схемы обмена микросхемы М1809ВВ1. Первоначальная установка этого счетчика на нуль делается подачей сигнала "Строб буфера", при отсутствии которого перепись блокируется. При отсутствии сигнала разрешения последовательного канала блокируются сдвиги. Импульс, свидетельствующий о cоcтоявшемcя обмене между регистром сдвига и буферным регистром, выдается с выхода окончания обмена между регистрами. В режиме переписи из регистра сдвига в буферный регистр (при приеме информации из канала связи) обмен по сдвигу байта происходит после заполнения регистра сдвига байтом информации (т.е. по каждому 8-му сдвигу), а в режиме переписи из буферного регистра в регистр сдвига (при передаче информации в канал связи) по 1-му сдвигу и далее после освобождения регистра сдвига от байта информации (т. е. по каждому 8-му сдвигу). Формирователь 13 импульсов (фиг.7) представляет собой последовательно соединенные D-триггер 70, интегратор 71, состоящий из последовательно соединенных элемента И73 и счетчика 74, и пороговый элемент в виде D-триггера 72. На вход обнуления интегратора 71 поступают тактовые импульсы с первого выхода блока 14 тактовой синхронизации. Интегратор 71 накапливает поступающий сигнал в промежутке между тактовыми импульсами. В зависимости от полученной в результате интегрирования величины на выходе порогового элемента 72 формируется одно из двух возможных значений: 0 или 1. At the beginning of each exchange cycle on the MPI on the bus 11 (23) address / data of the device receives the address code of the register, then the data. In each exchange cycle, the interface unit 5 (15) reads the address code from the address / data bus 11 (23). If the received address (bits AD09.AD12) matches the device address code installed on the bus 67 of the interface unit 5 (15), then a single signal from the output of the comparison unit 69 is written to the address selector 68, which analyzes the values of bits AD07 recorded by the "Exchange" signal , AD08 addresses defining an address call to one of the units 9, 10, (16, 18) of the device. At the same time, a signal appears at the corresponding output of block 5 (15) of the interface, indicating the choice of this block to participate in writing and reading operations. Information is exchanged between the shift register and the buffer register in the transmit and receive units 9 by the shift of the byte by counting the number of shifts by the three-digit counter of the M1809BB1 microcircuit. The initial setting of this counter to zero is done by applying the signal "Buffer strobe", in the absence of which the census is blocked. In the absence of a serial channel enable signal, shifts are blocked. An impulse indicating an established exchange between the shift register and the buffer register is issued from the output of the end of the exchange between the registers. In the census mode from the shift register to the buffer register (when receiving information from the communication channel), the byte shift is exchanged after the shift register is filled with the information byte (i.e., for each 8th shift), and in the census mode from the buffer register to the register shift (when transmitting information to the communication channel) along the 1st shift and further after the shift register is freed from the byte of information (i.e., for each 8th shift). The pulse generator 13 (Fig. 7) is a series-connected D-flip-flop 70, an integrator 71, consisting of a series-connected element I73 and a counter 74, and a threshold element in the form of a D-flip-flop 72. Clock pulses from the first the output of block 14 clock synchronization. The integrator 71 accumulates the incoming signal in the interval between clock pulses. Depending on the value obtained as a result of integration, one of two possible values is formed at the output of the threshold element 72: 0 or 1.

Структурная схема блока 14 тактовой синхронизации приведена на фиг.8, где приняты следующие обозначения: 75 счетчик, 76 дешифратор нулевого кода, 77 D-триггер, 78 шина "0" питания устройства, 79 элемент ИЛИ, 80.83 элементы И, 84 счетчик, 85 дешифратор, 86, 87 триггеры, 88, 89 элементы И, 90 реверсивный счетчик, 91 шина ввода числа, 92 элемент НЕ, 93 элемент И, 94 элемент И, 95 дешифратор нулевого кода, 96, 97 элементы И, 98 элемент ИЛИ, 99 D-триггер, 100, 101 триггеры, 102 элемент И, 103 элемент НЕ, 104 сумматор по модулю два, 105, 106 D-триггеры, 107 триггер. The block diagram of the clock synchronization block 14 is shown in Fig. 8, where the following notation is adopted: 75 counter, 76 zero code decoder, 77 D-flip-flop, 78 bus "0" of the device power supply, 79 OR element, 80.83 I elements, 84 counter, 85 decoder, 86, 87 triggers, 88, 89 AND elements, 90 reversible counter, 91 number input bus, 92 HE element, 93 I element, 94 I element, 95 zero code decoder, 96, 97 I element, 98 OR element, 99 D-trigger, 100, 101 triggers, 102 AND element, 103 HE element, 104 adder modulo two, 105, 106 D-triggers, 107 trigger.

Блок 14 тактовой синхронизации имеет типовую структуру и содержит детектор фронта (поз. 104-107), управляемый делитель частоты (поз.75.79, 95.103) с фазовым дискриминатором (поз. 80.91), для работы которых на его первый и второй входы поданы сигналы от задающего генератора 17. На первый вход управляемого делителя подается от задающего генератора 17 опорная частота, которая в 64 раза больше номинальной скорости передачи. На каждом фронте принимаемого сигнала производится фазовая автоподстройка путем коррекции фазы управляемого делителя на 1/64. Триггеры 100, 101, элемент И-НЕ 102 и элемент НЕ 103 образуют шифратор, на выходе которого оформляются двоичные коды чисел Ко, Ко-1, Ко+1 для обеспечения коррекции фазы управляемого делителя частоты на 1/64 (Ко 64). Входы элемента И 80 подключены к выходам двух младших разрядов счетчика 75. Выходной сигнал элемента И 80 разрешает прохождение на выход элемента И 83 каждого четвертого импульса из серии импульсов, поступающих на его первый вход. Выходной сигнал элемента И 82 запрещает прохождение на выход элемента И 83 каждого 64-го импульса. Счетчик 84 осуществляет счет выходных импульсов элемента 83, т.е. считает 15 импульсов за такт. Из информационных посылок на выходе сумматора 104 по модулю два формируются короткие импульсы, соответствующие фронтам информационных посылок, c дискретностью, определяемой частотой повторения сигнала Ф1 (Т 1,6 мкс) с выхода задающего генератора 17. Управляемый счетчик-делитель 75 работает в режиме вычитания, считая входные импульсы от задающего генератора 17 от Ко или другого, устанавливаемого на него коэффициента, равного (Ко+1) или (Ко-1), до нуля. В нулевом состоянии на выходе дешифратора 76 вырабатывается импульс, используемый для формирования тактового импульса. Коррекция фазы тактовых импульсов производится, если фронты принимаемых сигналов попадают в зону опережения или отcтаивания, формируемые с помощью счетчика 84, дешифратора 85 и триггеров 86, 87.The clock synchronization block 14 has a typical structure and contains an edge detector (pos. 104-107), a controlled frequency divider (pos. 75.79, 95.103) with a phase discriminator (pos. 80.91), for the operation of which signals from its first and second inputs the master oscillator 17. The reference frequency, which is 64 times the nominal transmission speed, is supplied to the first input of the controlled divider from the master oscillator 17. At each edge of the received signal, phase-locked loop is performed by correcting the phase of the controlled divider by 1/64. The triggers 100, 101, the AND-NOT element 102 and the HE 103 element form an encoder, the output of which is formed by binary codes of the numbers K o , K o -1, K o +1 to provide phase correction of the controlled frequency divider by 1/64 (K o 64). The inputs of the And 80 element are connected to the outputs of the two least significant bits of the counter 75. The output signal of the And 80 element allows each fourth pulse from the series of pulses arriving at its first input to pass to the output of the And 83 element. The output signal of the element And 82 prevents the passage to the output of the element And 83 of each 64th pulse. Counter 84 counts the output pulses of element 83, i.e. counts 15 pulses per cycle. Short pulses are formed from the information packets at the output of the adder 104 modulo two, which correspond to the edges of the information packets, with a discreteness determined by the signal repetition frequency F1 (T 1.6 μs) from the output of the master oscillator 17. The controlled counter-divider 75 operates in the subtraction mode, counting the input pulses from the master oscillator 17 from To about or another, installed on it a coefficient equal to (To about +1) or (To about -1) to zero. In the zero state, the output of the decoder 76 generates a pulse that is used to generate a clock pulse. The phase correction of the clock pulses is performed if the edges of the received signals fall into the advance or defrost zone, formed using the counter 84, the decoder 85 and the triggers 86, 87.

Сигналы с триггеров 86, 87 управляют элементами И 88, 89, разрешая прохождение импульсов на счетчик 90. В зависимости от фазового положения фронтов входного сигнала счетчик 90 работает на сложение или на вычитание. Предварительно в реверсивный счетчик 90 записывается число, равное половине его емкости. На выходе дешифратора 95 сигнал появляетcя при нулевом состоянии счетчика 90, т. е. когда разность числа отстающих и опережающих импульсов равна числу, введенному в счетчик 90 при его предварительной установке. Если содержимое счетчика 90 не превышает заданных порогов, на счетчик 75 управляемого делителя устанавливается номинальный коэффициент деления (Ко 64) и длина очередного такта является номинальной. В случае, если границы кодовых посылок опережают тактовые импульсы и сигналы положительной разности фаз накапливаются в счетчике 90 до величины, превышающей установленный порог, на счетчик 75 устанавливается уменьшенный коэффициент деления 63, и очередной такт укорачивается на 1/64 такта. Одновременно сигналом D-триггера 99 осуществляется предварительная запись в счетчик 90, после чего накопление сигнала возможной разности фаз в счетчике 90 начинается сначала. Аналогичным образом блок 14-тактовой синхронизации работает при отставании границ кодовых посылок от тактовых импульсов. В этом случае при превышении содержимым реверсивного счетчика 90 порога на счетчик 75 устанавливается увеличенный коэффициент деления (К 65) и очередной такт удлиняется на 1/64 такта. Так происходит приближение тактовых импульсов к границам информационных посылок.The signals from the triggers 86, 87 control the elements AND 88, 89, allowing the passage of pulses to the counter 90. Depending on the phase position of the edges of the input signal, the counter 90 works for addition or subtraction. Previously, a number equal to half its capacity is recorded in the reversible counter 90. At the output of the decoder 95, the signal appears when the counter 90 is in the zero state, i.e., when the difference in the number of lagging and leading pulses is equal to the number entered in the counter 90 during its preliminary installation. If the contents of the counter 90 does not exceed the specified thresholds, a nominal division ratio (K o 64) is set on the counter 75 of the controlled divider and the length of the next clock cycle is nominal. If the boundaries of the code packets are ahead of the clock pulses and the signals of the positive phase difference are accumulated in the counter 90 to a value exceeding the set threshold, a reduced division factor 63 is set on the counter 75, and the next clock cycle is shortened by 1/64 clock cycle. At the same time, the signal of the D-flip-flop 99 is pre-recorded in the counter 90, after which the accumulation of the signal of the possible phase difference in the counter 90 starts again. Similarly, the 14-clock synchronization unit operates when the boundaries of the code packets are behind the clock pulses. In this case, if the contents of the reverse counter 90 exceed the threshold, an increased division ratio (K 65) is set on the counter 75 and the next clock cycle is extended by 1/64 clock cycle. This is the approach of clock pulses to the boundaries of informational messages.

Структурная схема задающего генератора 17 приведена на фиг.9, где приняты следующие обозначения: 108 генератор импульсов, 109 распределитель импульсов, 1101-1108 элементы НЕ, 111 счетчик, 112, 113 элементы И, 114 элемент ИЛИ.The structural diagram of the master oscillator 17 is shown in Fig.9, where the following notation is adopted: 108 pulse generator, 109 pulse distributor, 110 1 -110 8 elements NOT, 111 counter, 112, 113 elements AND, 114 element OR.

Конструктивное выполнение распределителя 104 импульсов полностью соответствует структуре распределителя 34 импульсов задающего генератора 3. The design of the pulse distributor 104 is fully consistent with the structure of the pulse distributor 34 of the master oscillator 3.

Структурная схема блока 19 управления приведена на фиг.10, где приняты следующие обозначения: 115 элемент ИЛИ, 116 счетчик, 117 шина ввода числа, 118 шина ввода числа, 119 реверсивный счетчик, 120, 121 элементы И, 122, 123 элементы ИЛИ, 124 триггер, 125 элемент И, 126 элемент ИЛИ, 127 элемент ИЛИ, 128 элемент И, 129 элемент ИЛИ, 130 счетчик, 131 триггер, 132 элемент И, 133 элемент ИЛИ, 134 D-триггер, 135 шина "0" питания устройства, 136 элемент ИЛИ, 137, 138 элементы И, 139 шина тактированных сигналов, 140 D-триггер, 141 шина "0" питания, 142 D-триггер, 143 шина "0" питания устройства. The block diagram of the control unit 19 is shown in FIG. 10, where the following notation is adopted: 115 OR element, 116 counter, 117 number input bus, 118 number input bus, 119 reversible counter, 120, 121 AND elements, 122, 123 OR elements, 124 trigger, 125 AND element, 126 OR element, 127 OR element, 128 AND element, 129 OR element, 130 counter, 131 trigger, 132 AND element, 133 OR element, 134 D-trigger, 135 device power "0" bus, 136 OR element, 137, 138 I elements, 139 clock bus, 140 D-trigger, 141 power "0" bus, 142 D-trigger, 143 device "0" power bus.

Структурная схема селектора 20 сигнала приведена на фиг.11, где приняты следующие обозначения: 144 шина "0" питания устройства, 145 элемент ИЛИ, 146 сумматор по модулю два, 147 элемент И, 148 элемент задержки, 149 триггер, 150 элемент НЕ, 151 счетчик, 152 шина ввода числа, 153 триггер, 154 элемент И, 155 элемент НЕ, 156 элемент ИЛИ, 157 шина синхросигналов, 158 элемент НЕ, 159 счетчик, 160 элемент ИЛИ, 161 D -триггер, 162 триггер, 163 элемент И, 164 элемент ИЛИ, 165 шина ввода числа, 166 счетчик, 167 шина ввода числа, 168 D-триггер. The block diagram of the signal selector 20 is shown in Fig. 11, where the following notation is adopted: 144 device power "0" bus, 145 OR element, 146 modulo two adder, 147 AND element, 148 delay element, 149 trigger, 150 HE element, 151 counter, 152 input bus, 153 trigger, 154 AND element, 155 NOT element, 156 OR element, 157 clock bus, 158 NOT element, 159 counter, 160 OR element, 161 D-trigger, 162 trigger, 163 I element, 164 OR element, 165 number input bus, 166 counter, 167 number input bus, 168 D-trigger.

Временная диаграмма, иллюстрирующая работу устройства на приемной стороне 2, приведена на фиг.12, где приняты обозначения: 169 тактовые импульсы на первом выходе блока 14 тактовой синхронизации, 170 сигнал на манипуляционном входе приемопередатчика на передающей стороне 1, 171 сигнал на выходе формирователя 13, а, б шумовая последовательность, в, г сигналы постоянного уровня перед началом и после окончания передачи сообщения, д корреляционный код сообщения, е искаженный участок сообщения, 172 сигнал переполнения счетчика 166 селектора 20 сигнала, 173 сигнал на выходе элемента И154 селектора 20 сигнала, 174 сигнал на выходе триггера 162 селектора 20 сигнала, 175 сигнал на выходе счетчика 119 блока 19 управления, 176 сигнал на выходе счетчика 151 селектора 20 сигнала, 177 сигнал на выходе триггера 153 селектора 20 сигнала. A timing diagram illustrating the operation of the device on the receiving side 2 is shown in Fig. 12, where the designations are adopted: 169 clock pulses at the first output of the clock synchronization unit 14, 170 signal at the manipulation input of the transceiver on the transmitting side 1, 171 signal at the output of the driver 13, a, b noise sequence, c, d constant level signals before and after the transmission of the message, e correlation code of the message, e distorted section of the message, 172 signal overflow counter 166 signal selector 20, 173 s I drove the output member 20 I154 selector signal 174 to output signal selector 20, latch 162 signal, the output 175 of the counter 119 of the control unit 19, 176 the output signal selector 20, a counter 151, a signal 177 at the output 153 of the flip-flop 20, the selector signal.

Блок 22 оперативной памяти предназначен для записи и хранения информационного сигнала, и выдачи его в прямом коде. В состав блока 22 входят накопитель и связанные с ним элементы формирования информационных входов, адресного входа, сигналов режима (запись-считывание) и строба выборки. Накопитель представляет собой матрицу (например, из интегральных микросхем 185РУ2, каждая из которых состоит из накопителя на 2 М-одноразрядных слова и М-разрядного дешифратора). Одноименные адресные входы всех элементов матрицы электрически соединены. Элементы матрицы, образующие строку, объединены по входу выборки. Элементы матрицы, образующие столбец, объединены по выходу. The RAM block 22 is intended for recording and storing an information signal, and issuing it in direct code. Block 22 includes a drive and associated elements for the formation of information inputs, address input, mode signals (write-read), and sampling strobe. A drive is a matrix (for example, from 185RU2 integrated circuits, each of which consists of a drive with 2 M-one-bit words and an M-bit decoder). The same address inputs of all matrix elements are electrically connected. Matrix elements forming a row are combined at the input of the selection. The matrix elements that make up the column are combined by output.

Блок 22 имеет информационный вход (вход первого разряда), адресный вход, первый и второй входы, являющиеся соответственно управляющими входами задания режима работы блока (запись-считывание) и строба выборки, а также выход (выход первого разряда). Режим записи блока 22 обеспечивается при поступлении на первый вход блока 22 сигнала высокого уровня, на адресный вход прямого кода адреса, на информационный вход прямого кода записываемого слова. Запись производится при поступлении положительного импульса на второй вход блока 22 (строб выборки). Сигнал информации не должен меняться во время действия строба выборки. Режим хранения обеспечивается при наличии сигнала низкого уровня на втором входе блока 22 оперативной памяти. Режим считывания обеспечивается при поступлении на первый вход блока 22 оперативной памяти сигнала низкого уровня, на адресный вход кода адреса. Считываемое слово появляется на выходе блока 22 в прямом коде при поступлении положительного импульса "Строб выборки" на второй вход блока 22. Временная диаграмма, иллюстрирующая формирование управляющих сигналов, приведена на фиг.13, где приняты следующие обозначения: 178 импульсы на входе счетчика 119 блока 19 управления при считывании блока 22 оперативной памяти, 179-186 сигналы на выходах распределителя 109 импульсов, 187 тактовые импульсы на первом выходе блока 14 тактовой синхронизации, используемые для формирования адреса при записи в блок 22 оперативной памяти, 188 сигнал адреса блока 22 оперативной памяти на выходе счетчика 119 блока 19 управления, 189 сигнал на входе запись-считывание блока 22 оперативной памяти, 190 сигнал на выходе D-триггера 134 блока 19 управления, 191 строб выборки при считывании блока 22 оперативной памяти, 192 сигнал синхронизации последовательного канала блока 16 приема при считывании блока 22 оперативной памяти в регистр сдвига блока 16 приема, 193 сигнал на выходе элемента И 154 селектора 20 сигнала, 194 сигнал на выходе D-триггера 168 селектора 20 сигнала, 195 сигнал на инверсном выходе триггера 124 блока 19 управления. Block 22 has an information input (input of the first category), address input, first and second inputs, which are respectively the control inputs of the unit operation mode (write-read) and sampling strobe, as well as the output (output of the first category). The recording mode of the block 22 is provided upon receipt of a high level signal at the first input of the block 22, at the address input of the direct code of the address, at the information input of the direct code of the recorded word. Recording is made upon receipt of a positive pulse at the second input of block 22 (sampling strobe). The information signal should not change during the operation of the sampling strobe. The storage mode is provided when there is a low level signal at the second input of the RAM block 22. The reading mode is provided upon receipt of a low-level signal at the first input of the main memory unit 22, at the address input of the address code. The read word appears at the output of block 22 in direct code upon receipt of a positive pulse "Sampling gate" at the second input of block 22. A timing diagram illustrating the formation of control signals is shown in Fig. 13, where the following notation is accepted: 178 pulses at the input of counter 119 of the block 19 control when reading the block 22 of RAM, 179-186 signals at the outputs of the distributor 109 pulses, 187 clock pulses at the first output of the block 14 clock synchronization, used to generate the address when writing to the block 22 opera memory, 188 address signal of the RAM block 22 at the output of the counter 119 of the control unit 19, 189 a signal at the input write-read of the RAM block 22, 190 a signal at the output of the D-flip-flop 134 of the control unit 19, 191 sampling strobe when reading the block 22 of the operational memory, 192 a synchronization signal of the serial channel of the receiving block 16 when reading the block 22 of the operative memory into the shift register of the receiving block 16, a 193 signal at the output of the AND element 154 of the signal selector 20, 194 a signal at the output of the D-flip-flop 168 of the signal selector 20, 195 a signal at the inverse you the trigger 124 of the control unit 19.

Принцип работы устройства заключается в поразрядном приеме информации, поступающей из канала связи, с накоплением ее в блоке оперативной памяти, формировании сигнала о приеме сообщения и последующей перезаписью в регистр сдвига блока приема и далее в буферный регистр, доступный для обращения со стороны ЭВМ. The principle of operation of the device consists in the bitwise reception of information coming from the communication channel, with its accumulation in the RAM block, the formation of a signal for receiving a message, and then overwriting it in the shift register of the receiving block and then into the buffer register available for access from the side of the computer.

Работа устройства происходит циклами, формируемыми на передающей стороне 1. Циклы связи имеют строго определенную длину во времени, измеряемую целым количеством тактов. В цикле передается одно сообщение фиксированного формата N. Устройство осуществляет на передающей стороне 1 прием параллельного кода с шины 11 данных, буферизацию его и выдачу последовательного кода в канал связи. На приемной стороне 2 устройство осуществляет преобразование принимаемого из канала связи последовательного кода в параллельный, буферизацию его и выдачу на шину 23 данных. Устройство осуществляет также формирование сигналов запроса прерывания для инициирования обмена информацией с шиной 11 (23) адреса/данных. На передающей стороне 1 при передаче данных от ЭВМ процессор выдает через магистральные буферы 63, 61 на селектор 68 адреса блока 5 интерфейса с шины 11 адреса-данных адрес устройства и сигнал работы в сторону блока 9 передачи, затем с шины 11 адреса/данных байт данных. Вся эта информация стробируется сигналами с шины 12 управления. После того, как информация записана в селектор 68 адреса блока 5 интерфейса в блок 9 передачи поступают сигналы: с селектора 68 адреса сигнал разрешения; с магистрального двунаправленного буфера 61 байт данных; с селектора 68 адреса сигнал стробирования "Запись". Запись байта данных производится в буферный регистр блока 9 передачи. Передача сообщения в канал связи проводится блоком 9 передачи через коммутатор 7 при поступлении с выхода распределителя 4 импульсов сигнала на вход разрешения работы последовательного канала блока 9 передачи. Каждый элемент подготовленного к передаче сообщения закодирован корреляционным кодом, в котором 1 передается символами 1,0, а 0 ->> 0,1. В исходном состоянии коммутатор 7, на управляющий вход которого поступает сигнал низкого уровня, обеспечивает прохождение на манипуляционный вход приемопередатчика канала связи сигнала с выхода последовательного канала блока 9 передачи. Для посылки сигналов приемопередатчик радиоканала должен быть переведен в режим "Передача". При поступлении разрешения работы на пе- редачу на первый управляющий вход (пуск) устройства (например, с пульта управления) на третьем выходе распределителя 4 импульсов формируется управляющий сигнал (поз.25, фиг.2). The operation of the device occurs in cycles formed on the transmitting side 1. Communication cycles have a strictly defined length in time, measured by an integer number of ticks. In a cycle, one message of a fixed format N is transmitted. The device, on the transmitting side 1, receives a parallel code from the data bus 11, buffers it and issues a serial code to the communication channel. On the receiving side 2, the device converts the serial code received from the communication channel into parallel, buffering it and issuing it to the data bus 23. The device also generates interrupt request signals to initiate the exchange of information with the address / data bus 11 (23). On the transmitting side 1, when transmitting data from the computer, the processor issues through the main buffers 63, 61 to the selector 68 the address of the interface unit 5 from the address-data bus 11 of the device address and the operation signal towards the transfer unit 9, then the data byte from address 11 of the data bus . All this information is gated by signals from the control bus 12. After the information is recorded in the address selector 68 of the interface unit 5, signals are transmitted to the transmission unit 9: from the address selector 68, an enable signal; from the bi-directional trunk buffer 61 bytes of data; from the selector 68 addresses the gating signal "Record". The data byte is recorded in the buffer register of the transmission unit 9. The message is transmitted to the communication channel by the transmission unit 9 through the switch 7 upon receipt of a signal from the output of the distributor 4 of the signal pulses to the input of the operation permit of the serial channel of the transmission unit 9. Each element of the message prepared for transmission is encoded with a correlation code, in which 1 is transmitted with the symbols 1,0, and 0 - >> 0,1. In the initial state, the switch 7, to the control input of which a low level signal is supplied, ensures the passage of the signal from the output of the serial channel of the transmission unit 9 to the manipulation input of the transceiver of the communication channel. To send signals, the radio channel transceiver must be set to Transmit mode. Upon receipt of work permission to transmit to the first control input (start) of the device (for example, from the control panel), a control signal is generated at the third output of the pulse distributor 4 (pos. 25, Fig. 2).

Интервал времени от момента переключения в режим передачи до начала передачи сообщения (поз.25, фиг.2) выбирается так, чтобы он превышал наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности равновероятных символов (фиг.12, поз.171,а,б) с учетом длительности переходного процесса. The time interval from the moment of switching to the transmission mode to the start of message transmission (pos. 25, Fig. 2) is selected so that it exceeds the most probable maximum signal length of a constant level in a noise sequence of equally probable symbols (Fig. 12, pos. 171, a, b) taking into account the duration of the transition process.

По сигналу с четвертого выхода распределителя 4 импульсов значение последнего бита передаваемого сообщения записывается в D-триггер 8, сигнал с инверсного выхода которого после окончания передачи сообщения (поз.29, фиг. 2) поступает через коммутатор 7 на манипуляционный вход передатчика (фиг.12, поз.170). According to the signal from the fourth output of the 4-pulse distributor, the value of the last bit of the transmitted message is recorded in the D-flip-flop 8, the signal from the inverse output of which, after the end of the message transmission (pos. 29, Fig. 2), is transmitted through the switch 7 to the transmitter manipulation input (Fig. 12 , pos. 170).

На приемной стороне 2 на тактовый вход селектора 20 сигнала, т.е. на счетный вход счетчика 166 поступают тактовые импульсы, а на вход записи этого счетчика через элемент ИЛИ 145 поступают импульсы, соответствующие фронтам выходного сигнала формирователя 13. Величина К коэффициента пересчета счетчика 166 должна превышать наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности. Если принять наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности, равной 5-6 тактам (фиг.12, поз.171,а,б), то величину К следует принять примерно равной К 10-12. Формирователь, состоящий из сумматора 146 по модулю два, элемента И 147, элемента 148 задержки и триггера 149, предназначен для осуществления предварительной записи в счетчики 166 и 159 при каждом изменении значения сигнала на выходе формирователя 13. При подключении питания триггер 149 устанавливается в произвольное состояние. Если это состояние обеспечивает сигнал "0" на выходе сумматора 146 по модулю два, позволяющий счетчику 166 вести подсчет тактовых импульсов, то элемент И 147 блокирует сигнал установки в исходное состояние и не позволяет перебросить сигналу установки триггер 149. Если же на выходе сумматора 146 по модулю два установится значение "1", то элемент И 147 пропустит сигнал установки в исходное состояние, который положительным фронтом перебрасывает триггер 149. При изменении значения сигнала на выходе формирователя 13 (допустим с "0" на "1") на выходе сумматора 146 по модулю два возникает единичный сигнал, осуществляющий через элемент НЕ 150 предварительную запись в счетчик 166 с шины 167. Этот же единичный сигнал проходит через элемент И 147, задержку 148 на счетный вход триггера 149 и положительным фронтом перебрасывает последний в противоположное состояние. Изменившийся на выходе триггера 149 сигнал, заведенный на вход сумматора 146, вновь восстанавливает на выходе сумматора по модулю два сигнал "0", позволяющий начать счетчику 166 подсчет числа следующих подряд сигналов другого значения (допустим "1") в серии сигналов, поступающих на информационный вход селектора 20 сигнала. Работа счетчика 166 продолжается до момента очередной смены сигнала на информационном входе селектора 20 сигнала. Если уровень сигнала на выходе формирователя 13 в течение К тактов сохраняется постоянным (поз.171,в, фиг. 12), то формируется импульс переполнения счетчика 166 (поз.172,а, фиг.12). При этом выходным сигналом D-триггера 168 делается предварительная запись в счетчик 151. At the receiving side 2 to the clock input of the signal selector 20, i.e. clock pulses are received at the counting input of the counter 166, and pulses corresponding to the fronts of the output signal of the shaper 13 are received at the recording input of this counter via the OR 145 element. The value K of the conversion factor of the counter 166 should exceed the most probable maximum signal duration of a constant level in the noise sequence. If we take the most probable maximum signal duration of a constant level in a noise sequence equal to 5-6 clock cycles (Fig. 12, pos. 171, a, b), then the value of K should be taken to be approximately equal to K 10-12. The shaper, consisting of an adder 146 modulo two, the And element 147, the delay element 148 and the trigger 149, is designed to pre-record to the counters 166 and 159 with each change in the signal value at the output of the shaper 13. When the power is connected, the trigger 149 is set to an arbitrary state . If this state provides a signal "0" at the output of the adder 146 modulo two, allowing the counter 166 to count the clock pulses, then the element And 147 blocks the installation signal to its original state and does not allow to transfer the trigger signal trigger 149. If the output of the adder 146 by module two is set to "1", then the And 147 element will skip the setup signal to the initial state, which flips the trigger 149 with a positive edge. When the value of the signal at the output of the former 13 (for example, from "0" to "1") changes at the output of the adder 146 modulo two, a single signal arises that pre-writes through the element NOT 150 to the counter 166 from the bus 167. The same single signal passes through the element And 147, the delay 148 to the counting input of the trigger 149 and a positive edge transfers the latter to the opposite state. The signal changed at the output of the trigger 149, connected to the input of the adder 146, again restores the signal “0” modulo two signals at the output of the adder, allowing counter 166 to start counting the number of consecutive signals of a different value (say “1”) in a series of signals received at the information input of signal selector 20. The operation of the counter 166 continues until the next change of signal at the information input of the signal selector 20. If the signal level at the output of the shaper 13 remains constant during K clock cycles (pos. 171, c, Fig. 12), then an overflow pulse is generated for the counter 166 (pos. 172 a, Fig. 12). The output of the D-flip-flop 168 is a preliminary record in the counter 151.

Положительный импульс с инверсного выхода D-триггера 168 поступает на элемент И 125 блока 19 управления, откуда он через элемент ИЛИ 126 сбрасывает счетчик 119 адресов блока 22 оперативной памяти и поступает в селектор 20 сигнала, где устанавливает в "1" триггер 162. Пока триггер 162 находится в единичном состоянии (поз.174, фиг.12) сигналы с выхода формирователя 13 записываются в блоке 22 оперативной памяти, адреса которой формируются реверсивным счетчиком 119 блока 19 управления. A positive pulse from the inverse output of the D-flip-flop 168 arrives at the AND element 125 of the control unit 19, from where it, through the OR element 126, resets the address counter 119 of the RAM block 22 and enters the signal selector 20, where it sets the trigger 162 to “1”. So far, the trigger 162 is in a single state (pos. 174, Fig. 12), the signals from the output of the shaper 13 are recorded in the block 22 of random access memory, the addresses of which are generated by the reverse counter 119 of the control unit 19.

В качестве строба выборки при записи используются импульсы распределителя 109 импульсов задающего генератора 17 (с выхода элемента И121 блока 19 управления). Сброс счетчика 119 осуществляется импульсом с выхода D-триггера 168 селектора 20 сигнала через элементы И125, ИЛИ126 блока 19 управления (поз.194, фиг.13). As a sampling strobe during recording, pulses of the pulse distributor 109 of the pulses of the master oscillator 17 are used (from the output of the I121 element of the control unit 19). The counter 119 is reset by a pulse from the output of the D-flip-flop 168 of the signal selector 20 through the I125, OR126 elements of the control unit 19 (pos. 194, Fig. 13).

Тактовые импульсы с выхода элемента И163 поступают на счетчики 151 и 159 селектора 20 сигнала, которые контролируют появление корреляционного кода на выходе формирователя 13. Коэффициент пересчета счетчика 159 выбирается равным 3, так как постоянный уровень сигнала в корреляционном коде может сохраняться в интервале не более двух бит. The clock pulses from the output of the I163 element are supplied to the counters 151 and 159 of the signal selector 20, which control the appearance of the correlation code at the output of the shaper 13. The conversion factor of the counter 159 is chosen equal to 3, since a constant signal level in the correlation code can be stored in the interval of no more than two bits .

Длина интервала, в котором производится оценка соответствия импульсной последовательности на выходе формирователя 13 корреляционному коду, определяется коэффициентом пересчета счетчика 151. Указанный интервал должен быть, с одной стороны, меньше общего формата сообщения N, так как часть символов корреляционного кода может оказаться искаженной вследствие воздействия помех в канале связи, а с другой стороны, на малом интервале характер шумовой последовательности может с большой вероятностью соответствовать корреляционному коду. The length of the interval in which the correspondence of the pulse sequence at the output of the shaper 13 to the correlation code is evaluated is determined by the conversion factor of the counter 151. The specified interval should, on the one hand, be less than the general message format N, since some of the symbols of the correlation code may be distorted due to interference in the communication channel, and on the other hand, on a small interval, the character of the noise sequence can most likely correspond to the correlation code.

Учитывая также, что при передаче по каналу связи сообщение обычно дублируется, длина интервала контроля (а следовательно, и коэффициент пересчета счетчика 151) выбирается равной не более N/2 бит. Следовательно, если после фиксации на выходе формирователя 13 постоянного уровня сигнала в течение интервала N/2 бит не будет формироваться импульс переполнения в счетчике 159, что позволяет счетчику 151 вести подсчет тактовых импульсов, то импульсом переполнения счетчика 151 устанавливается в "1" триггер 153 (поз.177, фиг.12), разрешающий работу элемента И154. Considering also that when a message is transmitted over a communication channel, the message is usually duplicated, the length of the monitoring interval (and, consequently, the conversion factor of the counter 151) is chosen to be no more than N / 2 bits. Therefore, if after fixing at the output of the driver 13 a constant signal level during the N / 2 bit interval, an overflow pulse will not be generated in the counter 159, which allows the counter 151 to count the clock pulses, then the overflow pulse of the counter 151 is set to “1” trigger 153 ( pos.177, Fig.12), allowing the operation of the element And154.

Через К тактов после окончания сообщения формируется импульс переполнения счетчика 166 (поз.172,б, фиг.12), так как после окончания сообщения (так же, как и перед его началом) уровень сигнала на манипуляционном входе передатчика в течение по крайней мере К тактов, сохраняется неизменным (поз. 170, фиг.12). Through K clocks after the end of the message, an overflow pulse is generated for the counter 166 (pos. 177, b, Fig. 12), since after the end of the message (as well as before its start), the signal level at the transmitter manipulation input for at least K cycles, remains unchanged (pos. 170, Fig.12).

При этом выходным импульсом элемента И154 сбрасывается триггер 162, после чего в блоке 19 управления с помощью элементов И120, 121 блокируется поступление тактовых импульсов на суммирующий вход счетчика адресов 115 и формирование строба выборки. Импульсом с выхода D-триггера 166 сбрасывается триггер 153. At the same time, the trigger 162 is reset by the output pulse of the I154 element, after which the control unit 19 blocks the arrival of clock pulses to the summing input of the address counter 115 and creates a sampling gate using the I120, 121 elements. The pulse from the output of the D-trigger 166 is reset trigger 153.

После появления импульса на выходе элемента И 154 сброс счетчика 119 адресов, а также установка в "1" триггера 162 блокируется с помощью элемента И125 блока 19 управления сигналом низкого уровня с инверсного выхода триггера 124 (поз.195, фиг.13), который устанавливается в "1" по переднему фронту импульса с выхода элемента И 154, а импульс сброса формируется по заднему фронту этого импульса. На вычитающий вход счетчика 119 адресов через элемент И 128 разрешается поступление (N+K) импульсов, после отсчета которых содержимое счетчика 119 указывает начальный адрес блока 22 оперативной памяти, где записано принятое сообщение. Отчет N+K импульсов и последующий сброс триггера 124 осуществляется счетчиком 130, имеющим коэффициент пересчета N+K, и D-триггером 140. Предварительная запись в счетчики 130, 116 осуществляется одновременно с установкой в "1" триггера 124 выходным импульсом элемента И 154 селектора 20 сигнала. Задержанным импульсом переполнения счетчика 130 с выхода D-триггера 140 сбрасывается триггер 124 и устанавливается в "1" триггер 131, разрешающий поступление импульсов через элемент И 132 на суммирующий вход счетчика 119 (через элемент ИЛИ 122) и на вход счетчика 116, имеющего коэффициент пересчета N. При этом содержимое N ячеек блока 22 оперативной памяти переписывается в регистр сдвига блока 16 приема. Строб выборки блока 22 оперативной памяти и импульсы синхронизации последовательного канала блока 16 приема формируются в блоке 19 управления в соответствии с временной диаграммой, приведенной на фиг.13 (поз.191 и 192). Задержанным импульсом переполнения счетчика 116 триггер 131 сбрасывается, после чего прием информации в блок 16 приема прекращается. В качестве сигнала режима блока 22 оперативной памяти (запись-считывание) используется выходной сигнал триггера 162 селектора 20 сигнала. Для формирования управляющих сигналов при считывании блока 22 оперативной памяти в регистр сдвига блока 16 приема используются импульсы, период повторения которых обеспечивает достаточное время для обработки запросов прерывания. After the appearance of a pulse at the output of the And element 154, the reset of the counter 119 addresses, as well as the installation of the trigger 162 in "1", is blocked by the And125 element of the low-level signal control unit 19 from the inverse output of the trigger 124 (pos. 195, Fig. 13), which is set in "1" along the leading edge of the pulse from the output of the And 154 element, and a reset pulse is formed along the falling edge of this pulse. The subtracting input of the counter 119 addresses through the element And 128 the receipt of (N + K) pulses is allowed, after the counting of which the contents of the counter 119 indicates the starting address of the block 22 of the RAM, where the received message is recorded. Report N + K pulses and the subsequent reset of the trigger 124 is carried out by the counter 130, having a conversion factor N + K, and D-trigger 140. Pre-recording in the counters 130, 116 is carried out simultaneously with the installation of the trigger element 124 as the output pulse of the And element 154 of the selector 154 20 signals. The delayed overflow pulse of the counter 130 from the output of the D-trigger 140 resets the trigger 124 and sets it to “1” trigger 131, which allows the receipt of pulses through the element And 132 to the summing input of the counter 119 (through the element OR 122) and to the input of the counter 116, having a conversion factor N. In this case, the contents of N cells of the RAM block 22 are rewritten into the shift register of the reception block 16. The sampling gate of the RAM block 22 and the synchronization pulses of the serial channel of the reception block 16 are generated in the control block 19 in accordance with the time diagram shown in Fig. 13 (pos. 191 and 192). The delayed pulse overflow counter 116, the trigger 131 is reset, after which the reception of information in the block 16 of the reception is terminated. As the signal of the mode of the block 22 of the random access memory (write-read), the output signal of the trigger 162 of the signal selector 20 is used. To generate control signals when reading the RAM block 22 into the shift register of the receiving block 16, pulses are used, the repetition period of which provides sufficient time for processing interrupt requests.

Таким образом, предлагаемое техническое решение обеспечивает асинхронный режим приема сообщений в радиоканале, не требует реализации достаточно сложных алгоритмов цикловой и подцикловой синхронизации, связанных с декодированием синхропоследовательности в принимаемом сигнале, что обеспечивает сокращение аппаратурных затрат и повышение помехоустойчивости предлагаемого устройства. Thus, the proposed technical solution provides asynchronous reception of messages in the radio channel, does not require the implementation of sufficiently complex algorithms for cyclic and sub-cycle synchronization associated with decoding the synchronization sequence in the received signal, which reduces hardware costs and increases the noise immunity of the proposed device.

Claims (1)

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С КАНАЛОМ СВЯЗИ, содержащее на передающей стороне задающий генератор, распределитель импульсов, блок передачи, блок интерфейса, блок формирования сигналов прерывания, причем первая группа входов-выходов блока интерфейса является группой входов-выходов устройства для подключения к шине адреса данных ЭВМ, вторая группа входов-выходов блока интерфейса соединена с входами-выходами адреса данных блока передачи и блока формирования сигналов прерывания, третья группа входов-выходов блока интерфейса является группой входов-выходов устройства для подключения к шине управления ЭВМ, вход прерывания устройства соединен с входом разрешения прерывания блока формирования сигналов прерывания, выход разрешения прерывания которого соединен с выходом устройства для подключения к входу разрешения прерывания ЭВМ, выход запроса прерывания блока формирования сигналов прерывания является выходом устройства для подключения к входу запроса прерывания ЭВМ, вход сброса устройства соединен с входами сброса задающего генератора, распределителя импульсов, блока передачи и блока формирования сигналов прерывания, выход "Обмен" группы выходов блока интерфейса соединен с входом синхронизации блока передачи и блока формирования сигналов прерывания, входы записи и чтения которого объединены с одноименными входами блока передачи и подключены к соответствующим выходам группы выходов блока интерфейса соответственно, первый и второй выходы группы выходов блока интерфейса соединены с входами разрешения блока передачи и блока формирования сигналов прерывания соответственно, выходы ответа блока передачи и блока формирования сигналов прерывания объединены между собой и соединены с одноименным входом блока интерфейса, первый выход задающего генератора соединен с тактовым входом распределителя импульсов, второй выход задающего генератора соединен с входами тактового питания блока передачи и блока формирования сигналов прерывания, на приемной стороне блок приема, блок оперативной памяти, блок интерфейса, блок формирования сигналов прерывания, задающий генератор, блок управления, блок тактовой синхронизации и формирователь импульсов, выход канала связи соединен с информационными входами формирователя импульсов и блока тактовой синхронизации, выход формирователя импульсов соединен с информационным входом блока оперативной памяти, первая группа входов-выходов блока интерфейса является группой входов-выходов устройства для подключения к шине адреса данных ЭВМ, вторая группа входов-выходов блока интерфейса соединена с входами-выходами адреса данных блока приема и блока формирования сигналов прерывания, третья группа входов-выходов блока интерфейса является группой входов-выходов устройства для подключения к шине управления ЭВМ, вход прерывания устройства соединен с входом разрешения прерывания блока формирования сигналов прерывания, выход разрешения прерывания которого соединен с выходом устройства для подключения к входу разрешения прерывания ЭВМ, выход запроса прерывания блока формирования сигналов прерывания является выходом устройства для подключения к входу запроса прерывания ЭВМ, вход сброса устройства соединен с входами сброса задающего генератора, блока тактовой синхронизации, блока управления, блока приема и блока формирования сигналов прерывания, выход "Обмен" группы выходов блока интерфейса соединен с входом синхронизации блока приема и блока формирования сигналов прерывания, входы записи и чтения которого объединены с одноименными входами блока приема и подключены к соответствующим выходам группы выходов блока интерфейса соответственно, первый и второй выходы группы выходов блока интерфейса соединены с входами разрешения блока приема и блока формирования сигналов прерывания соответственно, выходы ответа блока приема и блока формирования сигналов прерывания соединены с одноименным входом блока интерфейса, первый и второй выходы задающего генератора соединены с первым и вторым входами блока тактовой синхронизации соответственно, третий выход задающего генератора соединен с входами тактового питания блока приема и блока формирования сигналов прерывания, отличающееся тем, что в него введены на передающей стороне триггер и коммутатор, первый и второй информационные входы которого соединены с выходом последовательного канала блока передачи и инверсным выходом триггера соответственно, первый выход распределителя импульсов соединен с входом разрешения последовательного канала и входом синхронизации обмена между регистрами блока передачи, управляющий вход коммутатора соединен с вторым выходом распределителя импульсов, третий выход которого соединен с управляющим выходом устройства для переключения канала связи в режим передачи, выход коммутатора соединен с выходом устройства для подключения к манипуляционному входу передатчика канала связи, четвертый выход распределителя импульсов соединен с синхровходом триггера, D-вход которого соединен с выходом старшего разряда периферийной шины блока передачи, выход окончания обмена между регистрами блока передачи соединен с управляющим входом распределителя импульсов и информационным входом блока формирования сигналов прерывания, первый выход задающего генератора соединен с входом синхронизации последовательного канала блока передачи, входы группы синхровходов распределителя импульсов соединены с соответствующими выходами группы выходов задающего генератора, вход стробирования периферийной шины блока формирования сигналов прерывания соединен с шиной "0" питания устройства, первый и второй входы распределителя импульсов являются соответственно входами "Пуск" и "Стоп" устройства, на приемной стороне введен селектор сигнала, информационный вход которого соединен с выходом формирователя импульсов, первый вход которого соединен с тактовыми входами блока управления, селектора сигнала и первым выходом блока тактовой синхронизации, второй выход которого соединен с вторым входом формирователя импульсов, третий вход которого соединен с синхровходом блока управления и третьим выходом блока тактовой синхронизации, первый и второй управляющие входы блока управления соединены с соответствующими выходами селектора сигнала, третий выход которого соединен с третьим управляющим входом блока управления и входом записи-чтения блока оперативной памяти, адресный выход и выход строба выборки блока управления соединены с соответствующими входами блока оперативной памяти, первый и второй выходы управления соединены с входом разрешения последовательного канала, входом синхронизации обмена между регистрами и входом синхронизации последовательного канала блока приема соответственно, выходы группы выходов задающего генератора соединены с соответствующими синхровходами блока управления, селектора сигнала, формирователя импульсов и блока тактовой синхронизации, вход сброса селектора сигнала соединен с входом сброса устройства, выход блока оперативной памяти соединен с входом последовательного канала блока приема, выход окончания обмена между регистрами блока приема соединен с информационным входом блока формирования сигналов прерывания, вход стробирования периферийной шины блока формирования сигналов прерывания соединен с шиной "0" питания устройства, третий выход блока управления соединен с управляющим входом селектора сигналов. A DEVICE FOR COMMUNICATING A COMPUTER WITH A COMMUNICATION CHANNEL, comprising on the transmitting side a master oscillator, a pulse distributor, a transmission unit, an interface unit, an interrupt signal generating unit, the first group of inputs and outputs of the interface unit being a group of inputs and outputs of the device for connecting to a computer data address bus , the second group of inputs and outputs of the interface unit is connected to the inputs and outputs of the data address of the transmission unit and the block for generating interrupt signals, the third group of inputs and outputs of the interface unit is yoyu input-output device for connecting to a computer control bus, the device interrupt input is connected to the interrupt enable input of the interrupt signal generation unit, the interrupt enable output of which is connected to the device output for connecting to the computer interrupt enable input, the interrupt request block of the interrupt signal generation is the output devices for connecting to the computer interrupt request input, the device reset input is connected to the reset inputs of the master oscillator, pulse distributor, bl as for the transmission and the block for generating interrupt signals, the "Exchange" output group of outputs of the interface unit is connected to the synchronization input of the transmission unit and the block for generating interrupt signals, the recording and reading inputs of which are combined with the inputs of the transmission unit of the same name and connected to the corresponding outputs of the group of outputs of the interface block, respectively the first and second outputs of the group of outputs of the interface unit are connected to the resolution inputs of the transmission unit and the block for generating interrupt signals, respectively, the outputs of the response of the block ne the drivers and the interrupt signal generating unit are interconnected and connected to the input of the interface unit of the same name, the first output of the master oscillator is connected to the clock input of the pulse distributor, the second output of the master oscillator is connected to the clock inputs of the transmission unit and the interrupt signal generating unit, on the receiving side, the receiving unit , RAM unit, interface unit, interrupt signal generation unit, master oscillator, control unit, clock synchronization unit and pulse generator ow, the output of the communication channel is connected to the information inputs of the pulse shaper and the clock synchronization block, the output of the pulse shaper is connected to the information input of the random access memory block, the first group of inputs and outputs of the interface block is the group of inputs and outputs of the device for connecting to the computer data address bus, the second group the inputs / outputs of the interface unit are connected to the inputs / outputs of the data address of the receiving unit and the block for generating interrupt signals, the third group of inputs / outputs of the interface unit is yoyu input-output device for connecting to a computer control bus, the device interrupt input is connected to the interrupt enable input of the interrupt signal generation unit, the interrupt enable output of which is connected to the device output for connecting to the computer interrupt enable input, the interrupt request block of the interrupt signal generation is the output devices for connecting to the input of the computer interrupt request, the device reset input is connected to the reset inputs of the master oscillator, the clock synchronization block , control unit, reception unit and interrupt signal generation unit, the “Exchange” output of the group of outputs of the interface unit is connected to the synchronization input of the reception unit and interrupt signal generation unit, the recording and reading inputs of which are combined with the inputs of the reception unit of the same name and connected to the corresponding outputs of the group of outputs of the interface unit, respectively, the first and second outputs of the group of outputs of the interface unit are connected to the resolution inputs of the reception unit and the block for generating interrupt signals, respectively, the outputs from eta of the receiving unit and the block for generating interrupt signals are connected to the same input of the interface unit, the first and second outputs of the master oscillator are connected to the first and second inputs of the clock synchronization unit, respectively, the third output of the master generator is connected to the clock inputs of the receiving unit and the block for generating interrupt signals by the fact that a trigger and a switch are introduced on the transmitting side, the first and second information inputs of which are connected to the output of the serial channel of unit n of the transmission and the inverse trigger output, respectively, the first output of the pulse distributor is connected to the enable input of the serial channel and the synchronization input of the exchange between the registers of the transmission unit, the control input of the switch is connected to the second output of the pulse distributor, the third output of which is connected to the control output of the device to switch the communication channel to the mode transmission, the output of the switch is connected to the output of the device for connection to the manipulation input of the transmitter of the communication channel, the fourth output a pulse limiter is connected to the trigger input of the trigger, the D-input of which is connected to the output of the highest bit of the peripheral bus of the transmission unit, the output of the end of the exchange between the registers of the transmission unit is connected to the control input of the pulse distributor and the information input of the interrupt signal generation unit, the first output of the master oscillator is connected to the synchronization input serial channel of the transmission unit, the inputs of the group of synchronization inputs of the pulse distributor are connected to the corresponding outputs of the group of outputs of its generator, the gate input of the peripheral bus of the interrupt signal generating unit is connected to the device power bus "0", the first and second inputs of the pulse distributor are respectively the "Start" and "Stop" inputs of the device, on the receiving side a signal selector is introduced, the information input of which is connected to the output of the pulse shaper, the first input of which is connected to the clock inputs of the control unit, the signal selector and the first output of the clock synchronization block, the second output of which is connected to the second input pulse generator, the third input of which is connected to the sync input of the control unit and the third output of the clock synchronization unit, the first and second control inputs of the control unit are connected to the corresponding outputs of the signal selector, the third output of which is connected to the third control input of the control unit and the write-read input of the random access memory unit , the address output and the output of the sampling strobe of the control unit are connected to the corresponding inputs of the RAM block, the first and second control outputs are connected to the input enable the serial channel, the synchronization input of the exchange between the registers and the synchronization input of the serial channel of the receiving unit, respectively, the outputs of the group of outputs of the master oscillator are connected to the corresponding sync inputs of the control unit, signal selector, pulse shaper and clock synchronization block, the reset signal selector input is connected to the device reset input, the output of the RAM block is connected to the input of the serial channel of the reception block, the output of the end of the exchange between the registers the receiving unit is connected to the information input of the interrupt signal generating unit, the gate input of the peripheral bus of the interrupt signal generating unit is connected to the device power bus "0", the third output of the control unit is connected to the control input of the signal selector.
SU5037607 1992-04-14 1992-04-14 Device for interface between computer and communication channel RU2043652C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU5037607 RU2043652C1 (en) 1992-04-14 1992-04-14 Device for interface between computer and communication channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU5037607 RU2043652C1 (en) 1992-04-14 1992-04-14 Device for interface between computer and communication channel

Publications (1)

Publication Number Publication Date
RU2043652C1 true RU2043652C1 (en) 1995-09-10

Family

ID=21601997

Family Applications (1)

Application Number Title Priority Date Filing Date
SU5037607 RU2043652C1 (en) 1992-04-14 1992-04-14 Device for interface between computer and communication channel

Country Status (1)

Country Link
RU (1) RU2043652C1 (en)

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР N 1587524, кл. G 06F 13/00, 1988. *
2. Авторское свидетельство СССР N 903850, кл. G 06F 3/04, 1979. *

Similar Documents

Publication Publication Date Title
US4945548A (en) Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer
JPH055711Y2 (en)
US4056851A (en) Elastic buffer for serial data
US3893072A (en) Error correction system
EP0425851B1 (en) Apparatus for decoding frames from a data link
US4404675A (en) Frame detection and synchronization system for high speed digital transmission systems
US4878219A (en) Method and apparatus for nodes in network to avoid shrinkage of an interframe gap
US3466397A (en) Character at a time data multiplexing system
US5365547A (en) 1X asynchronous data sampling clock for plus minus topology applications
US4507783A (en) Error detection circuitry for digital systems
US4481648A (en) Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks
US4509164A (en) Microprocessor based digital to digital converting dataset
US4103286A (en) Digital binary group call circuitry arrangement
US4860293A (en) Supervision circuit for a non-encoded binary bit stream
EP0396669B1 (en) Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer
RU2043652C1 (en) Device for interface between computer and communication channel
US4964142A (en) Receiver synchronization in encoder/decoder
US5825834A (en) Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor
RU2020565C1 (en) Device for integrating computer with communication channels
US3472956A (en) Synchronizing circuit for a receiving distributor
CA2052811C (en) Framing bit sequence detection in digital data communication systems
JP3412927B2 (en) Frame synchronization circuit
US5148450A (en) Digital phase-locked loop
JP2752654B2 (en) Data transmission method of scrambled code
JPH0614649B2 (en) Terminal adapter having multiple HDLC communication channel receiver