RU2042979C1

RU2042979C1 - Device for interpolation

Info

Publication number: RU2042979C1
Authority: RU
Inventors: В.Б. Соловьев
Original assignee: Научно-Исследовательский Институт Приборостроения
Priority date: 1990-07-04
Filing date: 1990-07-04
Publication date: 1995-08-27

Abstract

FIELD: computer engineering. SUBSTANCE: device has control unit 1, computing unit 2, read-only memory unit 3, counters unit 4, memory unit 5. The goal is achieved due to interpolation starting with arbitrary point and due to exclusion of consumable operations of integer part selection and division. EFFECT: increased speed. 2 cl, 4 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для выполнения функциональных преобразований в различных цифровых системах обработки информации, например в бортовых системах летательных аппаратов. The invention relates to computer technology and can be used to perform functional transformations in various digital information processing systems, for example, in on-board systems of aircraft.

Известные устройства [1,2] для кусочно-линейной интерполяции используют алгоритм вычисления функции по добавлению приращения ординаты на последующем отрезке относительно найденного аргумента узла к значению функции, соответствующему данному аргументу. При этом предварительно определяется порядок текущего значения аргумента функции интерполирования путем выделения целой части результата от деления разности текущего аргумента на соседних шагах интерполирования. Затем при собственно вычислении значения искомой функции коэффициент наклона на данном отрезке определяется путем деления разности ординат соседних шагов интерполирования на величину шага. Known devices [1,2] for piecewise linear interpolation use an algorithm for calculating a function to add the ordinate increment in the next segment relative to the found argument of the node to the value of the function corresponding to this argument. In this case, the order of the current value of the argument of the interpolation function is preliminarily determined by isolating the integer part of the result from dividing the difference of the current argument at adjacent interpolation steps. Then, when actually calculating the value of the desired function, the slope coefficient for this segment is determined by dividing the difference of the ordinates of the neighboring interpolation steps by the step size.

Из известных устройств за прототип выбрано устройство для кусочно-линейной интерполяции функций [2] содержащее регистр аргумента, регистр числа, сумматор, три регистра промежуточных значений, четыре коммутатора, блок памяти, блок микропрограммного управления, три элемента И и регистр признаков. Among the known devices for the prototype, a device for piecewise linear interpolation of functions [2] was selected that contains an argument register, a number register, an adder, three intermediate value registers, four switches, a memory block, a firmware control unit, three AND elements, and a feature register.

Недостатками данного устройства являются, во-первых, необходимость иметь постоянный шаг изменения аргумента (что не обязательно при малом изменении коэффициента наклона функции); во-вторых, вычисление коэффициента наклона при каждом интерполировании с применением длительной операции деления, что значительно увеличивает процесс интерполирования. The disadvantages of this device are, firstly, the need to have a constant step of changing the argument (which is not necessary with a small change in the slope of the function); secondly, the calculation of the slope coefficient at each interpolation using a lengthy division operation, which significantly increases the interpolation process.

Целью изобретения является повышение быстродействия (за счет интерполирования с произвольной точки и исключения длительности операций выделения целой части и деления). The aim of the invention is to increase performance (due to interpolation from an arbitrary point and eliminating the duration of the operations of the allocation of the integer part and division).

Значение функции Y устройство формирует в соответствии с выражением:
Y (X X_m) ˙K_m + Y_m, (1) где Х текущее значение аргумента;
Х_m, K_m, Y_m соответственно аргумент, коэффициент наклона и ордината узла интерполяции;
m номер узла интерполяции, относительно которого осуществляется вычисление функции.The device generates the value of the Y function in accordance with the expression:
Y (XX _m ) ˙K _m + Y _m , (1) where X is the current value of the argument;
X _m , K _m , Y _m respectively argument, slope and ordinate of the interpolation node;
m is the number of the interpolation node relative to which the function is being calculated.

Параметры узлов интерполяции записываются в постоянном запоминающем устройстве в соответствии с таблицей
В таблице обозначено:
A_y адрес размещения в оперативном запоминающем устройстве (ОЗУ) вычисленного значения функции y;
N количество узлов интерполяции; Х₁ Х_n аргументы узлов интерполяции, причем
Х₁ > Х₂ >.> Х_n;
К₁ К_N коэффициенты наклона, соответствующие узлу интерполяции;
Y₁ Y_n ординаты узлов интерполяции.The parameters of the interpolation nodes are recorded in read-only memory in accordance with the table
The table indicates:
A _{y is the} location address in the random access memory (RAM) of the calculated value of the function y;
N is the number of interpolation nodes; X ₁ X _{n the} arguments of the interpolation nodes, and
X ₁ > X ₂ >.> X _n ;
K ₁ K _N slope coefficients corresponding to the interpolation node;
Y ₁ Y _{n the} ordinates of the interpolation nodes.

Адрес ячейки A_и ПЗУ, в которой размещается A_y, является начальной точкой таблицы интерполяции, относительно которого осуществляются все вычисления для определения параметров выражения (1).The address of cell A _and ROM in which A _y is located is the starting point of the interpolation table, with respect to which all calculations are performed to determine the parameters of expression (1).

Номер искомого узла m размещается в ОЗУ по адресу A_и + 1 (в соседней с Y ячейке).The number of the desired node m is located in RAM at address A _and + 1 (in the cell adjacent to Y).

Устройство для интерполяции содержит блок 1 управления, вычислительный блок 2, постоянное запоминающее устройство 3, блок 4 счетчиков, блок 5 оперативной памяти. The device for interpolation comprises a control unit 1, a computing unit 2, a read-only memory 3, a counter unit 4, a random access memory unit 5.

Блок управления (фиг. 2) содержит регистр 7, формирователь 8 синхроимпульсов, восемь элементов ИЛИ 9-16, узлы 17, 18 элементов ИЛИ, узел 19 задания констант, коммутатор 20, узлы 21-28 элементов И и сумматор 29. The control unit (Fig. 2) contains a register 7, a shaper of 8 clock pulses, eight OR elements 9-16, nodes 17, 18 OR elements, a node 19 for setting constants, a switch 20, nodes 21-28 of AND elements, and an adder 29.

Вычислительный блок 2 (фиг. 3) содержит регистр 30, схемы сравнения 31-34, вычитатель 35 и умножитель 36. Computing unit 2 (Fig. 3) contains a register 30, a comparison circuit 31-34, a subtractor 35, and a multiplier 36.

Блок 4 счетчиков (фиг. 4) содержит регистры 37, 38 и узлы 39, 40 элементов ИЛИ. Block 4 counters (Fig. 4) contains registers 37, 38 and nodes 39, 40 of OR elements.

Устройство работает следующим образом. The device operates as follows.

Предварительно в регистры блоков 1 и 2 записываются через первые входы соответственно начальный адрес таблицы A_и интерполяции и значение аргумента Х. По сигналу "Пуск" включается формирователь 8 синхроимпульсов (СИ).First, the starting address of table A _and interpolation and the value of the argument X are written to the registers of blocks 1 and 2, respectively, through the first inputs. By the “Start” signal, the clock generator 8 is turned on.

По первому СИ, поступающему через элемент ИЛИ 9 на первый узла 21, содержимое регистра 7 через второй вход узла 21, первый вход узла элементов ИЛИ 18 поступает на первый вход сумматора 29. Одновременно с первого выхода узла 19 задания констант передается величина, равная двум единицам младшего разряда, через второй вход узла 22 и первый вход узла 17 элементов ИЛИ на второй вход сумматора 29. Выходной сигнал сумматора 29, равный смещенному (увеличенному) на 2 адресу A_и (начальный адрес таблицы интерполяции), через первый вход коммутатора 20, на второй вход которого поступает 1-й СИ, передается по магистрали на регистр адреса ПЗУ 3.According to the first SI coming through the OR element 9 to the first node 21, the contents of the register 7 through the second input of the node 21, the first input of the OR element node 18 is supplied to the first input of the adder 29. At the same time, a value equal to two units is transmitted from the first output of the constant setting node 19 low-order, through the second input of the node 22 and the first input of the node 17 elements OR to the second input of the adder 29. The output signal of the adder 29, equal to offset (increased) by 2 address A _and (the starting address of the interpolation table), through the first input of the switch 20, to second entrance which the 1st SI arrives, is transmitted along the highway to the ROM address register 3.

Выходной сигнал ПЗУ 3, соответствующий наибольшему значению аргумента Х₁ таблицы интерполяции, по второй информационной магистрали поступает в блок 2 на первый вход первой схемы 31 сравнения, на втором входе которой присутствует содержимое регистра 30, равное значению входного аргумента.The output signal of the ROM 3, corresponding to the largest value of the argument X _{1 of} the interpolation table, is fed through block 2 to the first input of the first comparison circuit 31, the second input of which contains the contents of register 30 equal to the value of the input argument.

По 2-му СИ, поступающему по синхромагистрали с выхода формирователя 8 синхроимпульсов на управляющий вход первой схемы 31 сравнения, формируется сигнал на выходе в зависимости от соотношения поступивших сигналов. According to the 2nd SI, coming along the sync line from the output of the shaper 8 of the clock pulses to the control input of the first comparison circuit 31, a signal is generated at the output depending on the ratio of the received signals.

Если содержимое регистра 30 равно или больше сигнала, поступившего с выхода ПЗУ 3, т.е. Х ≥ Х₁, то выходной сигнал схемы 31 сравнения будет равен нулю, и последовательность формирования синхроимпульсов в формирователе 8 не изменится.If the contents of the register 30 is equal to or greater than the signal received from the output of the ROM 3, i.e. X ≥ X ₁ , then the output signal of the comparison circuit 31 will be zero, and the sequence of the formation of clock pulses in the driver 8 will not change.

При этом по 3-му СИ 3, поступающему на элемент ИЛИ 9, содержимое регистра 7 через узел 21 и узел 18 подается на первый вход сумматора 29. Одновременно с второго выхода узла 19 задания констант сигнал, равный одной единице младшего разряда, через второй вход узла 23, второй вход второго узла 17 элементов ИЛИ поступит на второй вход сумматора 29. In this case, according to the 3rd SI 3 supplied to the OR element 9, the contents of the register 7 through the node 21 and the node 18 are fed to the first input of the adder 29. At the same time, from the second output of the constant setting unit 19, a signal equal to one unit of the least significant bit is transmitted through the second input node 23, the second input of the second node 17 of the OR elements will go to the second input of the adder 29.

Выходной сигнал сумматора 29 через коммутатор 20 поступает в регистр адреса ПЗУ 3, с выхода которого величина, равная количеству узлов интерполяции (записанная по адресу A_N A_и + 1), по 4-му СИ, поступающему по синхромагистрали на управляющий вход регистра 37, передается через первый вход первого узла 39 и записывается в регистр 37 блока 4 счетчиков.The output signal of the adder 29 through the switch 20 enters the address register of the ROM 3, the output of which is equal to the number of interpolation nodes (recorded at the address A _N A _and + 1), via the 4th SI, which is fed through the sync line to the control input of the register 37, transmitted through the first input of the first node 39 and is recorded in the register 37 of block 4 counters.

По 5-му СИ, поступающему на первые входы узлов 21 и 22 через элементы ИЛИ 9 и 10 соответственно, на первый и второй входы сумматора 29 поступает через узел 21 и 18 содержимое регистра 7, а через узел 22 и узел 17 содержимое узла 19 задания констант, равное двум единицам младшего разряда. Таким образом, на выходе сумматора получается адрес Х₁(A_и + 2), который через коммутатор 20 по информационной магистрали через второй узел 40 в присутствии 5-го СИ на управляющем входе 38 с выхода блока 1 по синхромагистрали заносится в регистр 38.According to the 5th SI arriving at the first inputs of nodes 21 and 22 through OR elements 9 and 10, respectively, the contents of register 7 are supplied to the first and second inputs of adder 29 through node 21 and 18, and through node 22 and node 17, the contents of task node 19 constants equal to two units of the least significant bit. Thus, at the output of the adder, the address X ₁ (A _and + 2) is obtained, which through the switch 20 via the information highway through the second node 40 in the presence of the 5th SI at the control input 38 from the output of block 1 along the sync line is entered in register 38.

Шестой синхроимпульс через элементы ИЛИ 12 и 13 поступает на первые входы соответственно узлов 24 и 25. The sixth clock through the elements OR 12 and 13 is supplied to the first inputs of nodes 24 and 25, respectively.

При этом содержимое регистров 38 и 37 через второй вход узла 18 и третий вход узла 17 элементов ИЛИ поступает соответственно на первый и второй входы сумматора 29, выходной сигнал которого через коммутатор 20 по магистрали через второй вход узла 40 по заднему фронту 6-го СИ, поступающего по магистрали на управляющий вход, записывается в регистр 38. The contents of the registers 38 and 37 through the second input of the node 18 and the third input of the node 17 of the OR elements are respectively supplied to the first and second inputs of the adder 29, the output of which through the switch 20 along the highway through the second input of the node 40 along the trailing edge of the 6th SI, coming through the highway to the control input, is recorded in register 38.

По 7-му СИ аналогичным образом содержимое регистров 38 и 37 поступает на первый и второй входы сумматора 29, выходной сигнал которого передается по магистрали через коммутатор 20 на регистр адреса ПЗУ 3. According to the 7th SI, in a similar way, the contents of registers 38 and 37 go to the first and second inputs of the adder 29, the output signal of which is transmitted along the line through the switch 20 to the address register of the ROM 3.

Этот сигнал равен адресу ординаты Y₁, соответствующей аргументу Х₁(A_y1 A_и + 2 + N + N).This signal is equal to the ordinate address Y ₁ corresponding to the argument X ₁ (A _y1 A _and + 2 + N + N).

Выходной сигнал ПЗУ 3, равный ординате Y₁, по магистрали через первый вход узла 39 заносится в регистр 37.The output signal of the ROM 3, equal to the ordinate Y ₁ , on the highway through the first input of the node 39 is entered in the register 37.

По 8-му СИ, поступающему через элемент ИЛИ 9 на первый вход узла 21, содержимое регистра 7 через узел 21, узел 18 передается на первый вход сумматора 29. On the 8th SI, coming through the OR element 9 to the first input of node 21, the contents of register 7 through node 21, node 18 is transmitted to the first input of adder 29.

При этом на второй вход сумматора 29 поступает нулевой сигнал с выхода узла 17 элементов ИЛИ. Поэтому выходной сигнал сумматора 29 равен величине A_и адрес таблицы интерполяции.At the same time, the second input of the adder 29 receives a zero signal from the output of the node 17 of the OR elements. Therefore, the output signal of the adder 29 is equal to the value A _{and the} address of the interpolation table.

Этот сигнал через коммутатор 20 поступает на регистр адреса ПЗУЗ, на выходе которого выбирается содержимое ячейки с адресом A_и, т.е. адрес ячейки ОЗУ 5 для занесения значения ординаты.This signal through the switch 20 is fed to the ROM address register, the output of which selects the contents of the cell with address A _and , i.e. RAM cell address 5 for entering the ordinate value.

По 9-му СИ адрес A_и с выхода ПЗУ 3 передается по магистрали через первый вход узла 40 на регистр 38 и одновременно на регистр адреса ОЗУ 5. В ячейку по выбранному адресу ОЗУ 5 заносится по магистрали содержимое регистра 37. Таким образом, в ОЗУ 5 оказывается занесена величина ординаты Y₁.On the 9th SI, address A _and from the output of ROM 3 are transmitted along the highway through the first input of node 40 to register 38 and simultaneously to the register of RAM address 5. The contents of register 37 are entered into the cell at the selected RAM address 5 through the highway. Thus, in RAM 5, the ordinate Y ₁ appears.

По 10-му СИ аналогично описанному выше через элемент ИЛИ 12, узел 24, узел 18 содержимое регистра 38 поступает на первый вход сумматора 29. На второй вход при этом передается содержимое с второго выхода узла 19 (равное 1 ЕМР). According to the 10th SI, as described above, through the OR element 12, node 24, node 18, the contents of the register 38 go to the first input of the adder 29. At the second input, the content from the second output of node 19 (equal to 1 EMP) is transmitted.

Таким образом, на выходе сумматора получится адрес ячейки ОЗУ для хранения текущего номера узла интерполяции. Выходной сигнал сумматора 29 через коммутатор 20 по магистрали поступает на регистр адреса ОЗУ 5, и по этому адресу через входную шину по 11-му СИ перепишется содержимое второго выхода узла 19 (т. е. 1 ЕМР), переданное в магистраль через схему И 23, узел 17, сумматор 29 и коммутатор 20. Thus, the output of the adder will receive the address of the RAM cell to store the current number of the interpolation node. The output signal of the adder 29 through the switch 20 through the highway goes to the address register of the RAM 5, and the contents of the second output of the node 19 (i.e., 1 EMP) transferred to the highway through the I 23 circuit are overwritten through the input bus via the 11th SI , node 17, adder 29 and switch 20.

После этого процесс интерполяции завершается, т.е. при значениях аргумента Х ≥ Х₁ в ячейку ОЗУ 5 будет записано значение ординаты, равное Y₁, а в следующую ячейку ОЗУ 5 номер узла, равный 1.After this, the interpolation process is completed, i.e. with argument values X ≥ X ₁ , the ordinate value equal to Y ₁ will be written into the RAM cell 5, and the node number equal to 1 in the next RAM cell 5.

Если во время СИ 2 содержимое регистра 3, будет меньше выходного сигнала ПЗУ 3, т.е. Х < Х₁, то выходной сигнал схемы 31 сравнения будет равен единице и, переданный по логической магистрали через второй вход формирователя синхроимпульсов, изменит последовательность формирования синхроимпульсов.If during SI 2 the contents of register 3, there will be less output signal of ROM 3, i.e. X <X ₁ , then the output signal of the comparison circuit 31 will be equal to one, and transmitted along the logical line through the second input of the clock generator, it will change the sequence of clock generation.

При этом после СИ 2 будет сфоpмирован 12-й СИ, подаваемый на элемент ИЛИ 9, по которому содержимое регистра 7 через узел 21, узел 18, сумматор 29, коммутатор 20 и магистраль поступит на регистр адреса ПЗУ 3. С выхода ПЗУ 3 адрес ячейки для записи ординаты A_y по магистрали через первый вход узла 39 по 13-му СИ, поданному по синхромагистрали на управляющий вход, запишется в регистр 37.In this case, after SI 2, the 12th SI will be formed, fed to the OR element 9, according to which the contents of register 7 through node 21, node 18, adder 29, switch 20, and the trunk will go to the ROM address register 3. From the output of ROM 3, the cell address to record the ordinate A _y along the highway through the first input of the node 39 on the 13th SI, filed on the control input to the control input via the synchromine, it will be written in register 37.

По 14-му СИ, переданному на первый вход узла 26, сигнал со второго выхода (1 ЕМР) узла 19 поступит на первый вход сумматор 29. Одновременно с выхода элемента ИЛИ 13 на второй вход сумматора поступит на регистр адреса ОЗУ 5. According to the 14th SI transmitted to the first input of node 26, the signal from the second output (1 EMP) of node 19 will go to the first input of adder 29. Simultaneously, from the output of OR 13 to the second input of the adder, it will go to the RAM address register 5.

Содержимое выходной шины ОЗУ 5 (номер узла m интерполяции, записанный в прошлом сеансе интерполяции) по магистрали через третий вход узла 40 по 15-му СИ запишется в регистр 38. The contents of the RAM 5 output bus (the number of the interpolation node m recorded in the last interpolation session) along the line through the third input of the node 40 via the 15th SI are written in register 38.

По 16-му СИ, поданному на элементы ИЛИ 9 и 11 в сумматоре 29 осуществится сложение содержимого регистра 7 (A_и) и сигнала с второго выхода узла 19 (1 ЕМР), поступивших на первый и второй входы сумматора 29 описанным способом, и выходной сигнал сумматора 29 (A_N) через коммутатор 20 по магистрали будет передан в регистр адреса ПЗУ 3 и через второй вход узла 29 в регистр 37.According to the 16th SI applied to the OR elements 9 and 11 in the adder 29, the contents of the register 7 (A _and ) and the signal from the second output of the node 19 (1 EMP) received at the first and second inputs of the adder 29 in the described manner will be added and the output the signal of the adder 29 (A _N ) through the switch 20 on the highway will be transferred to the address register of the ROM 3 and through the second input of the node 29 in the register 37.

По 17-му СИ, поданному на входы сумматора 29, поступит содержимое регистров 38 и 37. On the 17th SI filed at the inputs of the adder 29, the contents of registers 38 and 37 will be received.

Выходной сигнал сумматора, равный адресу аргументов таблицы интерполяции для узла m (A_xm m + A_N), через коммутатор 20 по магистрали будет записан в регистр 37.The output signal of the adder, equal to the address of the arguments of the interpolation table for the node m (A _xm m + A _N ), through the switch 20 on the highway will be recorded in register 37.

По 18-му СИ в регистр адреса ПЗУ 3 передается по первой магистрали 6 выходной сигнал коммутатора 20, равный сумме содержимого регистра 7 и сигнала со второго выхода узла 19. Этот сигнал определяет адрес ячейки количества узлов интерполяции. On the 18th SI, the output signal of the switch 20, equal to the sum of the contents of the register 7 and the signal from the second output of the node 19, is transmitted along the first highway 6 to the address register of the ROM 3. This signal determines the cell address of the number of interpolation nodes.

По 19-му СИ осуществляется сравнение выходного сигнала ПЗУ 3 и содержимого регистра 38 во второй схеме 32 сравнения. Если выходной сигнал схемы 32 сравнения равен нулю, то по 20-му СИ на регистр адреса ПЗУ 3 по магистрали через коммутатор 20 будет передан адрес аргумента следующего узла (A_xm + 1) с выхода сумматора 29.The 19th SI compares the output of the ROM 3 and the contents of the register 38 in the second comparison circuit 32. If the output signal of the comparison circuit 32 is equal to zero, then, on the 20th SI, the address of the next node argument (A _xm + 1) from the output of the adder 29 will be transmitted to the address register of the ROM 3 through the trunk 20.

По 21-му СИ, переданному на управляющий вход третьей схемы 33 сравнения, осуществляется сравнение содержимого регистра 30, подаваемого на первый ее вход, и поступающего на второй вход по логической магистрали выходного сигнала ПЗУ 3. According to the 21st SI, transmitted to the control input of the third comparison circuit 33, the contents of the register 30 supplied to its first input are compared and fed to the second input via the logical line of the output signal of the ROM 3.

При этом, если выходной сигнал ПЗУ 3 больше содержимого регистра 30, то единичный сигнал на выходе схемы 33 сравнения поступает по логической магистрали на инкрементные (+) входы регистров 37 и 38, увеличивая их содержимое на единицу. Одновременно сигнал с выхода схемы 33 сравнения по магистрали поступает на третий вход формирователя 8 синхроимпульсов и после окончания СИ снова начинает формировать 18-й СИ. Moreover, if the output signal of the ROM 3 is larger than the contents of the register 30, then a single signal at the output of the comparison circuit 33 is supplied via the logical line to the incremental (+) inputs of the registers 37 and 38, increasing their content by one. At the same time, the signal from the output of the comparison circuit 33 along the highway goes to the third input of the shaper 8 of the clock pulses and after the end of the SR starts to form the 18th SR again.

Если содержимое pегистра 30 больше или равно выходному сигналу ПЗУ 3 (Х ≥ Х_m+1) во время действия 21-го СИ, то выходной сигнал схемы 33 сравнения равен нулю и ход следования синхроимпульсов не нарушается.If the contents of register 30 is greater than or equal to the output signal of the ROM 3 (X ≥ X _{m + 1} ) during the action of the 21st SI, then the output signal of the comparison circuit 33 is zero and the sequence of the clock pulses is not disturbed.

По 22-му СИ, подаваемому на элемент ИЛИ 13, содержимое регистра 37 по магистрали поступает на регистр адреса ПЗУ 3 и по 23-му СИ выходной сигнал ПЗУ 3 в четвертой схеме 34 сравнения сравнивается с содержимым регистра 30. According to the 22nd SI supplied to the OR element 13, the contents of the register 37 on the highway goes to the address register of the ROM 3 and by the 23rd SI the output signal of the ROM 3 in the fourth comparison circuit 34 is compared with the contents of the register 30.

Если содержимое регистра 30 больше выходного сигнала ПЗУ 3, то вырабатывается единичный сигнал на выходе схемы 34 сравнения и поступает по логической магистрали на декрементные (-) входы регистров 37 и 38, уменьшая их содержимое на единицу. Одновременно сигнал с выхода схемы 34 сравнения поступит на четвертый вход формирователя 8 синхроимпульсов. При этом после окончания 23-го СИ снова будет формироваться 22-й СИ. If the contents of the register 30 is greater than the output signal of the ROM 3, then a single signal is generated at the output of the comparison circuit 34 and supplied via the logical line to the decrement (-) inputs of the registers 37 and 38, reducing their contents by one. At the same time, the signal from the output of the comparison circuit 34 will go to the fourth input of the shaper 8 of the clock pulses. Moreover, after the end of the 23rd SI, the 22nd SI will be formed again.

Если во время действия 23-го СИ содержимое регистра 30 окажется меньше выходного сигнала ПЗУ 3 (Х < Х_m), то ход следования синхроимпульсов не нарушается.If during the action of the 23rd SI the contents of the register 30 will be less than the output signal of the ROM 3 (X <X _m ), then the sequence of clock pulses is not violated.

По СИ 24 содержимое регистра 7 через схему И 21, узел 18 элементов ИЛИ, коммутатор 20 по магистрали передается в регистр адресу ПЗУ 3. According to SI 24, the contents of the register 7 through the AND 21 circuit, the node 18 of the OR elements, the switch 20 is transmitted along the highway to the ROM address of the ROM 3.

По СИ к выходному сигналу ПЗУ 3 (адрес хранения выходной ординаты Ay, подаваемому через схему И 27 и четвертый вход элемента ИЛИ 18 на первый вход сумматора 29, добавляется единица со второго выхода блока 19 задания констант, подаваемая через схему И 23, элемент ИЛИ 17 на второй вход сумматора 29, выходной сигнал которого через коммутатор 20 по магистрали поступает на регистр адреса ОЗУ 5 (адрес хранения номер m узла интерполяции). By SI, to the output signal of ROM 3 (the storage address of the output ordinate Ay supplied through the AND 27 circuit and the fourth input of the OR element 18 to the first input of the adder 29, the unit from the second output of the constant setting unit 19 supplied through the AND 23 circuit, OR element 17 is added to the second input of the adder 29, the output signal of which through the switch 20 is fed through the highway to the address register of RAM 5 (storage address number m of the interpolation node).

По СИ 26 в эту ячейку ОЗУ 5 заносится через входную шину содержимое регистра 38. According to SI 26, the contents of register 38 are entered into this RAM cell 5 through the input bus.

По СИ 27 содержимое регистра 37 (адрес A_xm) записывается в регистр адреса ПЗУ 3.According to SI 27, the contents of register 37 (address A _xm ) is recorded in the address register of ROM 3.

По СИ 28 на управляющем входе блока 35 вычитания из содержимого регистра 30 вычитается выходной сигнал ПЗУ 3, поступающий на втоpой вход блока 35 вычитания по магистрали, и результат записывается в регистp 38. According to SI 28, at the control input of the subtracting unit 35, the output of the ROM 3 is subtracted from the contents of the register 30 and is fed to the second input of the subtracting unit 35 along the highway, and the result is written to the register 38.

По СИ 29 содержимое регистра 7 и сигнал второго выхода узла 19 задания констант поступают на входы сумматора 29. Результат сложения (адрес A_N) через коммутатор 20 по магистрали 6 передается на регистр адреса ПЗУ 3.According to SI 29, the contents of the register 7 and the signal of the second output of the constant setting node 19 are supplied to the inputs of the adder 29. The result of addition (address A _N ) is transferred via the switch 20 along line 6 to the address register of ROM 3.

По СИ 30 выходной сигнал ПЗУ 3 (количество узлов N интерполяции) через узел И 27, ИЛИ 18 и содержимое регистра 37 (адрес A_xm) поступают соответственно на первый и второй входы сумматора 29, выходной сигнал которого (адрес коэффициента наклона A_xm) через коммутатор 20 по магистрали 6 передается в регистр адреса ПЗУ 3 и одновременно записывается в регистр 37.According to SI 30, the output signal of ROM 3 (the number of interpolation nodes N) through the AND 27, OR 18 node and the contents of the register 37 (address A _xm ) are respectively supplied to the first and second inputs of the adder 29, the output signal of which (address of the slope coefficient A _xm ) through the switch 20 on the highway 6 is transferred to the address register of the ROM 3 and is simultaneously recorded in the register 37.

По СИ 31, подаваемому на управляющий вход блока 36 умножения, перемножаются выходной сигнал ПЗУ 3 (коэффициент наклона X_m) и содержимое регистра 38 (разность Х -Х_m), поступающие по магистрали. После завершения операции результат умножения записывается в регистр 38.According to SI 31, supplied to the control input of the multiplication unit 36, the output signal of the ROM 3 (slope coefficient X _m ) and the contents of register 38 (difference X -X _m ), which are received along the trunk, are multiplied. After the operation is completed, the result of the multiplication is recorded in register 38.

По СИ 32 на регистре адреса ПЗУ 32 на регистре адреса ПЗУ 3 записывается адрес A_N (аналогично ситуации действия СИ 29).By SI 32 on the address register of the ROM 32 on the address register of the ROM 3 is written the address A _N (similar to the situation of the action of SI 29).

По СИ 33, поступающему на элементы ИЛИ 16 и 13, на регистре адреса ПЗУ 3 записывается адрес ординаты узла A_Ym (аналогично действию СИ 30).By SI 33, arriving at the OR elements 16 and 13, the address of the ordinate of the node A _{Ym is} written on the address register of the ROM 3 (similar to the action of SI 30).

По СИ 34 выходной сигнал Y_m ПЗУ 3 и содержимое регистра 38 поступают соответственно первый и второй входы сумматора 29. Выходной сигнал сумматора 29 записывается в регистр 38.According to SI 34, the output signal Y _{m of} ROM 3 and the contents of register 38 are respectively supplied with the first and second inputs of the adder 29. The output signal of the adder 29 is recorded in the register 38.

По СИ 35, поступающему на схему ИЛИ 9, аналогично СИ24, содержимое регистра 7 записывается в регистр адреса ПЗУ 3. According to SI 35, arriving at OR OR 9, similarly to SI24, the contents of register 7 are recorded in the address register of ROM 3.

По СИ 36 выходной сигнал ПЗУ 3 поступает по магистрали на регистр адреса ОЗУ 5 и содержимое регистра 38 записывается через входную шину ОЗУ 5 по этому адресу. На этом заканчивается полный цикл интерполяции. According to SI 36, the output signal of the ROM 3 is supplied via the highway to the address register of the RAM 5 and the contents of the register 38 are recorded via the input bus of the RAM 5 at this address. This completes the full interpolation cycle.

Таким образом, как видно из описания алгоритма, а основном вычисления сводятся к работе по определению адресов параметров интерполяции в таблице ПЗУ путем сравнения текущего аргумента со значениями аргументов, расположенных справа и слева от угла на предыдущем сеансе интерполяции. Thus, as can be seen from the description of the algorithm, the main calculations are reduced to work on determining the addresses of the interpolation parameters in the ROM table by comparing the current argument with the values of the arguments located to the right and left of the corner in the previous interpolation session.

Claims

1. DEVICE FOR INTERPOLATION, comprising a read-only memory unit and a control unit, characterized in that, in order to improve performance, it further comprises a counter unit, a computing unit and a random access memory unit, wherein the address output of the control unit is connected to the address inputs of the constant units to the operational memory and the first information input of the counter block, the group of control outputs of the control block is connected to the corresponding inputs of the control registers of the blocks of permanent and operational memory and block counters, as well as with the input of the operation code of the computing unit, the information input-output of which is connected via an information bus to the output of the permanent memory unit, the information inputs and outputs of the counter unit and the main memory unit and the first information input of the control unit, the second information input of which is connected to the second the information input of the counter block and the output of the computing block, the information input of which is the input of the current argument of the device, the input of which the interpolation mode is set о is connected to the third information input of the control unit, the start input of which is the device input of the same name, and the computing unit contains four comparison circuits, a register, a multiplier and a subtractor, the first and second information inputs of the first comparison circuit, the first and second information inputs and the output of the multiplier, the first information inputs of the second, third and fourth comparison schemes and the first information input of the subtractor form the information input-output of the computing unit, the second information inputs of the second , the third and fourth comparison circuits and the subtractor are connected to the output of the register, the information input of which is the information input of the computing unit, the gate inputs from the first to fourth comparison circuits, the multiplier and the subtractor form the input of the operation code of the computing unit, and the counter block contains two registers and the first, the second nodes of the OR elements, the first inputs of which form the first information input of the block of counters, the outputs of the registers, the second input of the first and second and third inputs of the second nodes of the elements of the IL forming an information input-output meter unit, summing and subtracting inputs of the first and second registers to form a second data input register unit data inputs of the first and second counters are connected respectively to the outputs of the first and second nodes element or registers modes job inputs form the titled input counter unit.

2. The device according to p. 1, characterized in that the control unit contains a register, two nodes of the OR elements, eight OR elements, eight nodes of the AND elements, an adder, a switch, a constant setting node, and a clock generator, the outputs of which are connected to the corresponding inputs from the first according to the seventh OR element, with the first input of the first node of AND elements, the control input of the switch, and form a group of control outputs of the unit, the address output of which is connected to the output of the switch, the information input of which is connected to the output ora, the first and second inputs of which are connected to the outputs of the first and second nodes of the OR elements, respectively, the first, second, third and fourth inputs of the first node of the OR elements are connected to the outputs of the second, third, fourth and fifth nodes of the AND elements, from the first to fourth inputs the second node of the OR elements are connected to the outputs, respectively, from the fifth to the seventh of the first node of the AND elements, the third information input of the block through the register is connected to the first input of the second node of the AND elements, the second input of which is connected to the output of the first OR element, the output of the second OR element is connected to the first input of the third node of the AND elements, the output of the third OR element is connected to the first input of the fourth node of the AND elements, the output of the fourth OR element is connected to the first input of the seventh node of AND elements, the second inputs of the first, third, the fourth and seventh nodes of the OR elements form the first information input of the block, the output of the fifth OR element is connected to the first input of the fifth node of AND elements, the output of the sixth OR element is connected to the first input of the sixth node of AND elements, the second input of which is connected to the second input of the fifth node of the AND elements and with the first output of the constant setting node, the second output of which is connected to the first input of the seventh node of the AND elements, the second input of which is connected to the output of the seventh OR element, the start input of the clock generator is connected to the input of the same name , the inputs of the job mode shaper pulses and the inputs of the eighth element OR form the second information input of the block, the output of the eighth element OR is connected to the stop input of the shaper of the clock.